Presentation is loading. Please wait.

Presentation is loading. Please wait.

Logic Block Architectures. 2 Crosspoint Solution  Requires the use of large amounts of programmable interconnect −  suffer from area-inefficiency 

Similar presentations


Presentation on theme: "Logic Block Architectures. 2 Crosspoint Solution  Requires the use of large amounts of programmable interconnect −  suffer from area-inefficiency "— Presentation transcript:

1 Logic Block Architectures

2 2 Crosspoint Solution  Requires the use of large amounts of programmable interconnect −  suffer from area-inefficiency  The other extreme: A uP as a logic block

3 3 Plessey Configuration Memory 8-2 MUX Clk Data Q

4 4 Fine Grain LC مزيت : تقريبا از همه ي سخت افزار مي توان استفاده کرد. اشکال : نياز به تعداد قابل توجه قطعه سيم و سوييچهاي برنامه ريزي  تاخير و مساحت.  بهتر است تابع را در تعداد کمي سلول پيچيده قرار داد تا در سلولهاي متعدد پراکنده ( البته در اين صورت ممکن است مقداري از سلول پيچيده بلا استفاده بماند ).

5 5 هاLC نمونه 3 : شرکت Actel (Act-1): A0 A1 SA B0 B1 SB S0 S1 قابليت پياده سازي همه ي توابع 2 ورودي، گيتهاي پايه ي 3 و 4 ورودي (AND ، OR ، NAND ، NOR) بسياري از توابع 3 و 4 ورودي، بعضي از توابع 5 ، 6 ، 7 و 8 ورودي، MUX ها، FF.

6 6 ACT-1

7 7 ACT-2 LC C-CellS-Cell

8 8 pASIC LC شرکت QuickLogic وروديهاي AND ها يک در ميان NOT دارد تا نيازي به NOT اضافي نباشد. LC هاي MUX-based: Functionality بالا با تعداد کمي ترانزيستور. اما نياز به منابع routing زياد.  مناسب براي سوييچهاي کوچک ( آنتي فيوز ).

9 9 pASIC LC

10 10 pASIC

11 11 LUT

12 12 Static CMOS gate vs. LUT Number of transistors:  NAND/NOR gate has 2n transistors.  4-input LUT has 128 transistors in SRAM, 96 in multiplexer (for LUT decoders, …). Delay:  4-input NAND gate has much less delay than SRAM. Power:  SRAM always burns power. −Static gate’s power depends on activity.

13 13 Static CMOS Gate vs. LUT  LUT LE is considerably more expensive than a static CMOS gate.  LE Design requires careful attention to circuit characteristics.

14 14 Xilinx X4000 CLB

15 15 Xilinx X4000 CLB قابليت پياده سازي همه ي توابع تا 4 ورودي + يک تابع ديگر تا 4 ورودي + يک تابع ديگر تا 3 ورودي، همه ي توابع تا 5 ورودي، همه ي توابع تا 4 ورودي + بعضي توابع تا 6 ورودي، بعضي از توابع 9 ورودي. پياده سازي توابع عريض باعث کاهش قابل ملاحظه ي تاخير مي شود.

16 16 Altera MAX 7000 (CPLD)

17 17 Altera MAX 7000 (CPLD) EPLD: EEPROM-based PLD ( سوييچهاي floating gate). پياده سازي توابع بزرگ به صورت SOP با سطوح منطقي کم  تاخير کم. اشکال : استفاده ي efficient از آنها مشکل است. XOR مي تواند F’ را توليد کند  افزايش functionality بلوک.

18 18 Altera FLEX 8000

19 19 Xilinx Virtex CLB شامل 4 slice مشابه با فيدبك محلي در داخل CLB

20 20 Slice هر slice شامل دو function generator که به صورت هاي زير برنامه ريزي مي شود : يک LUT 4 ورودي يا يك RAM يا ROM 16 بيتي يا عنصر shift register 16 بيتي.

21 21 جزئيات يك نيمه slice Separate read address (G) and write address (WG)

22 22 Distributed SelectRAM هر LUT مي تواند يك RAM 16 بيتي سنكرون باشد.  در يك CLB Single port 16x8 32x4 64x2 128x1 Dual port 16x4 32x2 64x1

23 23 Shift Register سنكرون با CLK خواندن بيتها : با خطوط آدرس A[3:0] آخرين بيت يك shift register را مي توان به اولين بيت shift register بعدي وصل كرد  shift register بلندتر

24 24 اتصال shift registerها در يك CLB

25 25 مشخصات تراشه ها

26 26 Flex10K Architecture

27 27 Cyclone III Architecture

28 28 Flex/Cyclon III Logic Array Block (LAB)

29 29 Cyclone III LE

30 30 MAX-II

31 31 Logic Element (LE) FF قابل برنامه ريزي به صورت D ، T ، JK ، SR. سيگنالهاي clk ، clr و preset مي توانند از سيگنالهاي ورودي سراسري، پينهاي I/O ي general purpose ، مدار منطقي گرفته شود. چند خروجي با کنترل مستقل  LUT و FF مي توانند براي اعمال مستقل استفاده شوند.

32 32 Register Chain & Cascade Chain دو مسير داده ي سريع بين LE هاي مجاور ( بدون نياز به استفاده از LAB Local Interconnect). همه ي LE ها در يک LAB و همه ي LAB ها در يک رديف را به هم وصل مي کند. Carry Chain براي Adder ها و شمارنده ها و مقايسه کننده هاي سريع با تعداد بيت بسيار بالا. Register Chain براي cascade کردن register هاي داخل يک LAB

33 33 Cyclone III Register Chain Allows LUTs to be used for combinational functions and the registers to be used for an unrelated shift register. These resources speed up connections between LABs while saving local interconnect resources.

34 34 Cyclone III Carry Chain

35 35 Stratix II/III/IV

36 36 Strativ II/II/IV LAB

37 37 Altera Stratix IV Logic Element

38 38 Adaptive Logic Module ALM:  An 8-input structure that can implement many combinations of logic functions, including: −One 6-input logic function −Two 4-input logic functions −One 5-input and one 3-input function −Two 6-input functions that share the same logic function and 4 inputs

39 39 References [Kuon07] I. Kuon and J. Rose, “Measuring the gap between FPGAs and ASICs,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 26, no. 2, pp. 203–215, [Xilinx] [Altera]


Download ppt "Logic Block Architectures. 2 Crosspoint Solution  Requires the use of large amounts of programmable interconnect −  suffer from area-inefficiency "

Similar presentations


Ads by Google