מערכות זיכרון – Sequential Logic כניסות מעגל צירופי יציאות זיכרון עד כה טיפלנו במערכות צירופיות שהנן חסרות זיכרון. כל מחשב מכיל זיכרון המשמש לשמירת נתונים ולביצוע תוכניות. הזיכרון שנתייחס אליו בקורס הנוכחי מושג ע"י שימוש במשוב (feedback) של יחידות לוגיות. מעגל עם משוב איננו מעגל צירופי, כי מעגל צירופי הוא גרף חסר מעגלים.

Synchronous Sequential Circuits פעולת המערכת מתבצעת ב"פיקודו" של שעון. אנו דוגמים את מצב המערכת רק ברגעי זמן דיסקרטיים, המוגדרים ע"י השעון. Asynchronous Sequential Circuits פעולות המערכת תלויות רק בסדר של שינוי הכניסות. ניתן לדגום את מצב המערכת בכל רגע נתון. יציב מהיר בקורס הנוכחי נדון כמעט אך ורק במערכות סינכרוניות. Combinatorial Circuit Memory Clock Pulses

L A T C H 1 2 S R – L a t c h Reset Set R S Q’ Q O 1

L A T C H 1 2 S R – L a t c h Reset Set R S Q’ Q 1

L A T C H S R – L a t c h 1 R Q Q’ S הערך הקודם Reset (1) 1 (0) 2 Set (0) 1 (1) הערך הקודם נניח שניתנה פקודת Set , ז"א S=1, R=0 ועתה אנו מאפסים את הכניסות (S=0, R=0). ערכי היציאה Q’, Q "זוכרים" את פקודת ה-Set. מן הסימטריה ברור שבאותו אופן יזכרו את ה - Reset.

L A T C H S R – L a t c h R S Q’ Q 1 Reset 1 2 Set כאשר S=R=1, נקבל Q=Q’=0. אם כעת מאפסים את הכניסות (S=0, R=0), הערך של Q ו Q’ תלוי באיזה קו ישתנה ראשון RACE Condition . המצב הזה, מבחינתנו, הוא איננו חוקי. 1

דיאגרמת זמנים: טבלת המצבים: Reset State Set State Illegal 1 Q 1 S 1 R טבלת המצבים: S R Q Q’ 1 Reset State Set State Illegal Latch איננו פונקציה בוליאנית, כי ערכי היציאה תלויים בפעולת Set או Reset האחרונה. עבור כניסות (0,0) ערך היציאה נשמר קבוע כל זמן שיש מתח.

SR Latch with NAND R S Q’ Q S R Q Q’ 1 Reset State Set State Illegal

SR Latch מבוקר שעון R Q CP Q’ S S R CP Q Clock Pulse C S R Next Q   No change 1 Q = 1 Q = 0 Illegal

D (data) Latch D Q’ Q CP

D (data) Latch D Q CP Q’ D-Latch הנה יחידה שאוגרת ביט יחיד. 1 D Q’ Q CP Q = 1 (Set) Q = 0 (Reset) No change Next State of Q 1  C D D-Latch הנה יחידה שאוגרת ביט יחיד. זוהי אבן הבניין הבסיסית של אוגרים (Registers).

JK Latch זהו שכלול של SR Latch. K Q CP Q’ J 1 3 4 2 כאשר K=0 , J=1 , המעגל יתייצב על Q=1,Q’=0. כאשר K=1, J=0, נקבל Q’=1, Q=0. מה קורה כאשר K=1, J=1 ?

JK Latch K Q CP Q’ J מה קורה כאשר K=1, J=1 ? 1 1 3 (1) 4 2 (0) אם לאורך זמן CP=J=K=1 , מצב Q יתהפך שוב ושוב. 1 (0) (1) JK Latch K J Q’ Q CP 3 4 1 2 מה קורה כאשר K=1, J=1 ?

טבלת אמת עבור JK-Latch דיאגרמת זמנים: J K CP Q Q(t) J K Q(t+1) 1 דיאגרמת זמנים: J K CP Q אם J=K=1 אז Q יתהפך בין 0 ל –1 הלוך ושוב כל זמן ש – cp=1

T (trigger)-Latch מתקבל ע"י חיבור J,K ב JK-Latch למקור אחד: Qt T Qt+1 1 Qt D Qt+1 1

(דלגלגים)Flip - Flops המוצא של רכיב זכרון אינו צריך להיות תלוי בתזמון, וצריך להיות יציב לפרק זמן מובטח. Flip-Flop הוא פתרון המבוסס על Latch. זהו רכיב זכרון של ביט יחיד. Master-Slave Flip-Flop ו- Edge-Triggered Flip-Flop הם שני פתרונות שימושיים. Master-Slave Flip-Flop הוא פתרון המבוסס על שימוש בשני Latch, בצורה שמבטיחה שהפלט יהיה מבודד מהכניסות.

Master – Slave SR Flip - Flop C Q Q’ ג ב ר ת ע ב ד M Y Y’ כאשר M פעיל S סביל, וההפך. C S Y Q אין השפעה!

JK Flip-Flop S R C Q SR Latch D Slave Master J K Q’ Y

T (trigger) Flip-Flop D (data) Flip-Flop Slave Master Q’ Y T Slave C Q SR Latch D Slave Master Q’ Y T D (data) Flip-Flop D C Latch Slave Master Q Y

טבלאות המצבים JKFF SRFF DFF TFF t t+1 שינוי של קלט שינוי של פלט J K Q(t+1) Q(t) No Change 1 Reset Set Q’(t) Complement S R Q(t+1) Q(t) No Change 1 Reset Set ? Illegal DFF TFF D Q(t+1) Reset 1 Set T Q(t+1) Q(t) No Change 1 Q’(t) Complement

Edge Triggered Flip-Flops שינוי המצב מתבצע ברגע שינוי השעון. : clock pulse Positive edge Negative edge Ts-Setup Time CP Ts Th Th-Holdup Time D יציב Ts+Th

כניסות ישירות(Direct Inputs) כאשר מפעילים את המחשב, המצב Q(t=0), של ה- Flip Flops , איננו מוגדר. לכן יש לבצע אתחול (כי Q(t+1) הוא פונ' של Q(t)). אתחול מבוצע ע"י כניסות ישירות אשר קובעות ישירות את המצב (Preset). preset / clear J Q CP K Q’ PreSet CP J K Q Q’  1  no change flip state