Analog IC design 7주차 Dec.4th Multimedia Lab..

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Analog IC design 7주차 Dec.4th Multimedia Lab.

Two stage amp Multimedia Lab. Current mirror : 안정된 전류 공급 Differential amp : 증폭 Common Source amp : full swing Multimedia Lab.

구현 순서 Multimedia Lab. Schematic Editor → Schematic 회로 작성 Myspice → Schematic 회로 검증 LayEd → 회로를 가지고 layout Myspice → 레이아웃 검증 LVS(Laout Versus Schematic) → Schematic 회로와 layout 비교하여 불일치 확인 Multimedia Lab.

Schematic Editor 실행 Schematic Editor For MyAnalog 실행 MyCAD Pro 2007 > Schematic Editor For MyAnalog Multimedia Lab.

Schematic Editor Schematic Editor 실행 첫화면 Multimedia Lab.

Schematic Editor Multimedia Lab. 파일->새 디자인 열기-> C:\MyCADPro\Demo\IDS\MyCell\Schematic에 Work Folder를 만든다. C:\MyCADPro\Demo\IDS\MyCell\Schematic\work에 file 이름(ex inverter)을 입력하고 저장 File name Multimedia Lab.

Schematic Editor cell 만들기 Multimedia Lab. 파일 -> 셀/뷰 만들기 이전 슬라이드에서 생성한 library file 이름 Cell name Multimedia Lab.

Schematic Editor Add library 파일->라이브러리 추가/삭제 Multimedia Lab.

Schematic Editor Add library Multimedia Lab. User Library -> 추가 ->C:\MyCADPro\Library\MyAnalog 경로에서 Analog.lib 열기 Multimedia Lab.

Schematic Editor 원하는 소자를 Analog library에서 schematic 창으로 drag and drop 한다. 소자의 끝을 더블 클릭하고 drag하여 선을 연결시킬 수 있다. 만나는 곳의 Junction이 제대로 생겼는지 확인할 것 Multimedia Lab.

Schematic Editor 소자를 더블 클릭하면 소자의 이름과 속성을 변경할 수 있다. Multimedia Lab. 설계한 트랜지스터의 W과 L 값을 입력 Multimedia Lab.

Schematic Editor 회로 작성이 끝나면 도구->회로검증->모든 오류 확인 오류가 없으면, 도구->SPICE 네트리스트 내보내기 Multimedia Lab.

Schematic Editor Multimedia Lab. Result File C:\MyCADPro\Demo\IDS\MyCell\Schematic\경로에 output 폴더 생성 File name Include File C:\MyCADPro\Demo\IDS\MyCell\BSIM3 Model\SCN4M_SUMB SPICE BSIM3 RUN을 누르면 Netlist(file name.cir)가 생성된다. View를 누르면 netlist 생성 결과를 확인할 수 있다. Multimedia Lab.

Myspice Schematic Editor 추출 결과(.cir 파일) Multimedia Lab.

Myspice Magnitude(dB)와 Phase 파형 선택 Multimedia Lab.

Myspice - Bode plot Magnitude(dB) Multimedia Lab.

Myspice - Bode plot Phase(deg) Multimedia Lab.

LayEd Project Path Technology Path Multimedia Lab. Create a folder on the desktop which is named your ID number Create the project file, for example “xxx.prj” Technology Path MyCADPro > Demo > IDS > Mycell > Layout folder ` SCMOS_SCN4ME_SUBM.TEC’ file Mycad Schematic Editor->LayED->MyLVS Multimedia Lab.

LayEd Execute ‘New Cell’ Multimedia Lab. Insert the layout name on “Cell Name” Multimedia Lab.

LayEd Multimedia Lab. Bind Library C:\MyCADPro\Demo\IDS\MyCell\Layout\Mycell.prj Multimedia Lab.

LayEd-DRC, ERC with shape DRC(Design Rule Check) MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_DRC.rul EXTRACT&ERC(Electrical Rule Check) with shape Layout Verification Rule > CMOS_SCN4ME_SUBM_ERC.rul Multimedia Lab.

LayEd-추출결과 확인 Multimedia Lab. Layout netlist Spice command 시뮬레이션을 위한 signal, bias 전압 입력 Spice 회로 해석하는 프로그램 Include file C:\MyCADPro\Demo\IDS\MyCell\BSIM3 Mode\ SCN4M_SUMB SPICE BSIM3.txt의 내용을 복사하여 extract.1에 붙여넣기한다. 다른 이름으로 저장하여 .cir 파일로 저장 Multimedia Lab.

Myspice Multimedia Lab. LayEd에서 layout한 경로에서 앞서 저장한 extract.cir 파일을 불러온다. Spice command를 입력하였는지 확인한다. Analysis -> Run standard Spice File Spice command Multimedia Lab.

Myspice – 파형 확인 Magnitude(dB) Multimedia Lab.

LVS (layout vs. schematic) Project Path Create a folder on the desktop which is named your ID number Create the project file, for example “xxx.prj” Technology Path MyCADPro > Demo > IDS > Mycell < Layout folder ` SCMOS_SCN4ME_SUBM.TEC’ file Multimedia Lab.

LVS (layout vs. schematic) Bind Library C:\MyCADPro\Demo\IDS\MyCell\Layout\Mycell.prj Multimedia Lab.

LVS (layout vs. schematic) Library에서 INV(inverter) 실행 DRC(Design Rule Check) MyCAD Pro > Demo > IDS > MyCell > Layout > Layout Verification Rule > CMOS_SCN4ME_SUBM_DRC.rul ERC(Electrical Rule Check) Layout Verification Rule > CMOS_SCN4ME_SUBM_ERC.rul Multimedia Lab.

LVS (layout vs. schematic) Multimedia Lab.

LVS (layout vs. schematic) Multimedia Lab.

LVS (layout vs. schematic) Rule : LayEd에서 사용한 ERC rule 파일 C:\MyCADPro\Demo\IDS\MyCell\Verification_FILE Disc.(discrepancy) : 두 netlist의 비교 결과 정보(파일 새로 생성) C:\MyCADPro\Demo\IDS\MyCell\Layout\work\file name.dis Project Layout한 프로젝트 경로와 cell이 맞는지 확인 Schematic(스키메틱 에디터에서 result file) C:\MyCADPro\Demo\IDS\MyCell\Schematic\output\file name.cir * Error가 발생하지 않았으면, layout과 schematic의 결과가 일치 Multimedia Lab.