FUNDAMENTOS DE ELECTRONICA DIGITAL I

Name: FUNDAMENTOS DE ELECTRONICA DIGITAL I
Uploaded: 2017-07-14T07:05:10+00:00
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Description: FUNDAMENTOS DE ELECTRONICA DIGITAL I

FUNDAMENTOS DE ELECTRONICA DIGITAL I
INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER LÓGICA SECUENCIAL En los circuitos combinacionales las salidas en un instante dependen solamente de las entradas en ese mismo instante. Los circuitos SEQUENCIALES tienen elementos de memoria. Las salidas del circuito dependen de una secuencia de entradas.

Realimentación de Salidas
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER Elementos de Memoria Proceso que realiza el circuito Entradas Salidas Señal de sincronización (reloj) - Presente -> Cto. Síncrono - No está presente -> Cto. Asíncrono Realimentación de Salidas hacia la entrada

CONCEPTO DE ESTADO En sistemas secuenciales la salida Z en un determinado instante de tiempo ti depende no solo del valor de la entrada X en ese instante ti, sino también de todos los valores pasados de X.

CONCEPTO DE ESTADO El valor almacenado en los elementos de memoria puede cambiar a lo largo del tiempo. El conjunto de los valores almacenados en un elemento de memoria se denomina estado del sistema. Es frecuente en los sistemas secuenciales tener señales de inicialización reset y de habilitación enable. Los circuitos secuenciales pueden ser asíncronos, es decir, su valor de salida solo depende del valor de sus entradas presentes y pasadas, o síncronos, en donde su salida tambien depende de una entrada de reloj para actualizarse.

CONCEPTO DE BIESTABLE (Elemento de Memoria)
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER CONCEPTO DE BIESTABLE (Elemento de Memoria) Un biestable es un circuito capaz de almacenar un bit (1 ó 0). Funcionamiento: Puede almacenar de manera estable un bit hasta que cambien las condiciones de entrada.

TIPOS DE SISTEMAS SECUENCIALES
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER TIPOS DE SISTEMAS SECUENCIALES Asíncronos: La salida puede cambiar en cualquier instante de tiempo en función del estado y de las variables de entrada. Síncronos: Solo pueden cambiar de estado en determinado instante de tiempo, dado por una señal de sincronización (usualmente llamada reloj). Pueden ser: Síncronos por nivel: El sistema solo varía cuando el reloj esta en alto o bajo. Síncronos por flanco: El sistema solo varia en una transición de bajo a alto (flanco de subida) o de alto a bajo (flanco de bajada).

FUNDAMENTOS DE ELECTRONICA DIGITAL I TIPOS DE SISTEMAS SECUENCIALES Señal de Reloj Circuito Secuencial Asíncrono

FUNDAMENTOS DE ELECTRONICA DIGITAL I TIPOS DE SISTEMAS SECUENCIALES Circuito Secuencial Síncrono por Nivel Problema: Mientras la entrada de habilitación se encuentre activa, cualquier cambio en la entrada se propaga a la salida (con el atraso introducido por las compuertas).

FUNDAMENTOS DE ELECTRONICA DIGITAL I TIPOS DE SISTEMAS SECUENCIALES Circuito Secuencial Síncrono por Flanco

INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER ENTRADAS ASÍNCRONAS Entradas independientes y combinacionales, no dependen del estado o de entradas anteriores. Útiles para reiniciar el sistema. Entradas Asíncronas: *preset: precarga *reset: inicialización

INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER LATCHES Circuito utilizado para almacenar un bit. Su salida depende tanto de sus entradas como de su salida en un instante de tiempo t.

LATCH SR (Set - Reset) – Implementación con NOR
FUNDAMENTOS DE ELECTRONICA DIGITAL I LATCH SR (Set - Reset) – Implementación con NOR Diagrama Temporal

Diagrama de Estados para un LATCH SR (Set - Reset) – Implementación con NOR Los diagramas de estados son una forma alternativa de representar el comportamiento de los circuitos secuenciales. Los círculos o nodos representan el estado. Arcos representan transiciones entre estados.

LATCH SR (Set - Reset) – Implementación con NAND
FUNDAMENTOS DE ELECTRONICA DIGITAL I LATCH SR (Set - Reset) – Implementación con NAND Diagrama Temporal

EJEMPLO-> Cuando se usan interruptores mecánicos se produce el fenómeno del “rebote de contacto. Un latch se podría usar como un sistema anti-rebote

EJEMPLO-> Dibuje el diagrama de tiempos de salida para la implementación NOR del LATCH SR, cuando se le aplican las señales de entrada mostradas en la figura.

LATCH SR con Habilitación (Gated SR LATCH)
FUNDAMENTOS DE ELECTRONICA DIGITAL I LATCH SR con Habilitación (Gated SR LATCH) Precaución: Cuando la señal de habilitación va de alto a bajo, las señales de entrada deben respetar los tiempos de setup y de hold.

LATCH D (Data Latch): Se llama seguidor o de Datos y es construido a partir de un Latch SR

EJEMPLO-> Diseñe un LATCH D usando solamente compuertas NAND y luego usando solamente compuertas NOR, para comprobar que estén correctos utilice la tabla de verdad vista en la diapositiva anterior.

ANOTACIONES ACERCA DE LOS LATCH
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER ANOTACIONES ACERCA DE LOS LATCH Para LATCH sin señal de habilitación, cualquier cambio en la entrada se refleja en un cambio en la salida (son transparentes). Cuando tienen habilitación, el LATCH es transparente solo cuando la línea de habilitación está activa. El LATCH se comporta como un elemento de memoria cuando la habilitación se desactiva.

PROBLEMAS DE LOS LATCH Funcionamiento indeseado al tenerlos habilitados un tiempo largo. Ejemplo: Shift Register de 3-bit Posibles Soluciones: Reducir el Periodo del Reloj Circuitos que solo respondan a el flanco de reloj (Flip-Flops)

INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER FLIP-FLOPS Circuitos secuenciales que responden a un cambio de nivel (bajo->alto o alto->bajo) en la entrada de habilitación (no a aun nivel). Se construyen a partir de LATCH. Eliminan el problema de la propagación equivocada. Son de dos tipos: Master-Slave Edge Triggered

FLIP-FLOP MASTER - SLAVE
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER FLIP-FLOP MASTER - SLAVE Son implementados utilizando dos LATCH. Uno de ellos se llama Maestro y el otro se llama esclavo.

FLIP-FLOP MASTER - SLAVE El Slave propaga la salida del Master solo cuando el reloj va de bajo a alto El Master propaga D cuando el reloj se encuentra en bajo

EJEMPLO-> Diseñe un Flip-Flop JK utilizando LATCH SR con habilitación y además compuertas AND, OR y NOT. Utilice la Tabla de verdad mostrada a continuación en la construcción del circuito.

SHIFT REGISTER DE 3 bit (FLIP-FLOP MASTER – SLAVE)

FLIP-FLOP ACTIVADO POR FLANCO (EDGE TRIGGERED FLIP-FLOP)
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER FLIP-FLOP ACTIVADO POR FLANCO (EDGE TRIGGERED FLIP-FLOP) Es construido con tres LATCH SR Responde a los cambios en el reloj

FLIP-FLOP ACTIVADO POR FLANCO (EDGE TRIGGERED FLIP-FLOP)
Cuando D va a 0 en t3: - B va a 1 en t3+1.4 - A va a 0 en t3+2.8 - Como el reloj está en 0, S y R permanecen en 1 y la salida continua en el estado anterior Cuando D cambia en t0: - B va a 0 en t0+1.4 - A va a 1 en t0+2.8 Como el reloj todavía está en 0, el LATCH de salida se queda en el mismo estado Un cambio en D en t8 no se propaga a la salida, pero se captura cuando el clk baja en t9 y: - B va a 1 en t8+1.4 - A va a 0 en t9+2.8 Cuando clk va a 0 en t2: - S va a 1 en t2+1.4 - S y R estan en 1, por lo que el circuito se queda en el estado anterior Cuando el reloj está en 0, las señales S y R están en 1, dejando el latch de salida en el mismo estado. Cuando D va a 1 en t5: - Como clk=1, B=1 y S=1, R se queda en 0, hasta que clk vuelva a 0. Cuando clk va a 0 en t6: - R va a 1 en t6+1.4 - B va a 0 en t6+2.8 - A va a 1 en t6+4.2 Cuando clk va a 1 en t1: - S va a 0 en t1+1.4 - Q va a 1 en t1+2.8 Cuando clk va a 1 en t4: - R va a 0 en t4+1.4 - Q va a 0 en t4+4.2 Cuando clk va a 1 en t7: - S va a 0 en t7+1.4 - Q va a 1 en t7+2.8 Tabla de Verdad de un LATCH SR

REVISION DEL CONCEPTO DE ESTADO
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER REVISION DEL CONCEPTO DE ESTADO Según lo visto, que es el estado de un Flip-Flop (FF)? Tiene acaso que ver con el reloj? Cuando un FF varía de estado?

TIPOS DE FLIP-FLOP Se agrupan en dos tipos básicos: JK, SR, T y D. Se describen por su: Símbolo Gráfico: Es la representación gráfica del FF, de sus entradas y salidas. Tabla Característica: para cada entrada y combinación de estados antes de el flanco de subida, determina el estado y las salidas resultantes después del flanco de bajada del reloj. Ecuación característica: Ecuación que representa simbólicamente la tabla característica. Tabla de Excitación: Da el valor que es necesario aplicar a las entradas para llevar el FF del estado presente a un estado deseado.

FLIP-FLOP TIPO SR Símbolo Tabla Característica Ecuación Característica Tabla de Excitación

FLIP-FLOP TIPO JK Símbolo Tabla Característica Ecuación Característica Tabla de Excitación

FLIP-FLOP TIPO D Símbolo Tabla Característica Ecuación Característica Tabla de Excitación

FLIP-FLOP TIPO T Símbolo Tabla Característica Ecuación Característica Tabla de Excitación

EJEMPLO-> Utilizando mapas de Karnaugh derive las ecuaciones características para cada uno de los Flip-Flop vistos, tomando en cuenta sus tablas características, mostradas a continuación.

INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER EJEMPLOS: Como se hace un FF-D a partir de un FF-JK. Como se realizaria un contador de 0 a 7 a partir de varios FF-D.

INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER ENTRADAS ASÍNCRONAS (RECORDATORIO) Los FF vistos tienen señales de entrada de control: S, R, J, K y D que modifican el estado. Estas entradas solo son evaluadas con uno de los flancos del reloj. Pueden tener entradas ASINCRONAS que operan de manera independiente a las entradas síncronas y al reloj. Estas predominan sobre las entradas de control síncronas. Entradas Asíncronas: *preset: precarga *reset: inicialización

INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER ENTRADAS ASÍNCRONAS (EJEMPLO)

PARÁMETROS TEMPORALES
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER PARÁMETROS TEMPORALES Tiempo de Propagación o Retardo (delay time): Tiempo para que un cambio en la entrada se haga presente en la salida. Tiempo de Establecimiento (setup time): Tiempo mínimo antes del flanco de disparo en que las entradas no pueden variar para producir un resultado correcto. Tiempo de Mantenimiento (hold time): Tiempo mínimo despues del flanco de disparo en que las entradas no pueden variar. Anchura del Reloj (tWH y tWL): Tiempos de duración mínimos del rejor para producir salidas válidas. Frecuencia Máxima: Máxima frecuencia de variación permitida a la señal de sincronización. Tiempo de preset y clear: Tiempo mínimo que las entradas de preset y clear deben permanecer activas para funcionar correctamente.

PARÁMETROS TEMPORALES
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER PARÁMETROS TEMPORALES

VARIACIONES DEL RELOJ (SKEW)
FUNDAMENTOS DE ELECTRONICA DIGITAL I VARIACIONES DEL RELOJ (SKEW) El skew en un sistema se refiere a la diferencia entre los tiempos de llegada a los elementos secuenciales (FF) del flanco de subida del reloj. Los tres FF están conectados al mismo reloj Los tres caminos que debe seguir el reloj son diferentes Puede causar que el sistema no funcione debido a la violación de los tiempos de hold y setup, o a que los FF no registran los datos correctamente

VARIACIONES DEL RELOJ (SKEW)
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER VARIACIONES DEL RELOJ (SKEW)

VARIACIONES DEL RELOJ (JITTER)
FUNDAMENTOS DE ELECTRONICA DIGITAL I INT. LÓGICA SECUENCIAL ESTADOS BIESTABLES TIPOS DE S. SECUENCIALES E. ASÍNCRONAS LATCHES FLIP-FLOPS Master-Slave Edge Triggered P. TEMPORALES SKEW JITTER VARIACIONES DEL RELOJ (JITTER) Es la desviación de un reloj de su posición ideal, se da debido a: Ruido Electromagnético Ruido Térmico Variación en las fuentes de alimentación Condiciones de Carga

FUNDAMENTOS DE ELECTRONICA DIGITAL I VARIACIONES DEL RELOJ (JITTER) Existen varios tipos de JITTER: Period Jitter (Jitter de Periodo): Es la diferencia promedio entre el periodo medido en un sistema y el periodo ideal. Puede causar problemas en el tiempo de setup y hold.

FUNDAMENTOS DE ELECTRONICA DIGITAL I VARIACIONES DEL RELOJ (JITTER) Existen varios tipos de JITTER: Cycle to Cycle Jitter (Jitter de ciclo a ciclo): Es la diferencia entre el periodo medido entre dos ciclos de reloj consecutivos.

FUNDAMENTOS DE ELECTRONICA DIGITAL I VARIACIONES DEL RELOJ (JITTER) Existen varios tipos de JITTER: Period Jitter (Jitter de periodo): Mide la desviación en el tiempo de transición de un reloj después que han pasado un número grande de ciclos (este número depende de la aplicación).

FUNDAMENTOS DE ELECTRONICA DIGITAL I VARIACIONES DEL RELOJ (JITTER) Existen varios tipos de JITTER: Time Interval Error (Error en el Intervalo de Tiempo): Es la desviación de un flanco en el tiempo, cuando es medida a partir de una posición de referencia.

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