1. الکترونیک دیجیتال منطق CMOS
دکتر سعید شیری
فصل نهم کتاب AYERS
Amirkabir University of Technology Computer Engineering & Information Technology Department

2. مقدمه
منطق CMOS مهمترین خانواده مدرات منطق بشمار میرود. این منطق از اینرو Complementary نامیده میشود که در آن به تعداد مساوی از ترانزیستورهای n-channel و p-channel استفاده شده است که بصورت مکمل هم کار میکنند.
مزیت غیر قابل رقابت آن در توان مصرفی بسیار ناچیز ترانزیستورها در حالت ایستاست. همچنین قابلیت مجتمع سازی بسیار بالا و سرعت زیاد آن باعث شده تا در اغلب وسایلی که از باتری استفاده میکنند نظیر کامپیوترهای قابل حمل و گوشی های تلفن همراه از این تکنولوژی استفاده شود.

3. منطق CMOS
یک تابع f(a,b,…x) را میتوان با استفاده دو مدار متمم مطابق شکل مقابل پیاده سازی نمود.
بازای ترکیب مورد نظر ورودی ها فقط یکی از مدارات pull up و یا pull down فعال شده و باعث میشود تا خروجی به منبع تغذیه و یا زمین وصل شود.
در منطق CMOS برای ساختن مدارات pull up از ترانزیستور های نوع p و برای ساختن مدارات pull down از ترانزیستور های نوع n استفاده میشود.

4. معکوس کننده CMOS

5. گیت های پایه

6. پیاده سازی تابع

7. معکوس کننده CMOS
یک معکوس کننده CMOS از یک ترانزیستور افزایشی NMOS و یک ترانزیستور افزایشی PMOS تشکیل میشود.
بازای ورودی VIN=0 ترانزیستور n قطع بوده و ترانزیستور p در ناحیه خطی است. لذا خروجی در منطق یک قرار گرفته و برابر است با VDD
بازای ورودی VIN=VDD ترانزیستور n در ناحیه خطی قرار گرفته و ترانزیستور p قطع است. لذا خروجی صفر است.
در هر دو حالت جریانی که از منبع کشیده میشود بسیار ناچیز و در حد جریان نشتی ناحیه قطع ترانزیستور است از اینرو توان مصرفی این گیت بسیار کم است.
اندازه هر ترانزیستور 1/10 ترانزیستور دو قطبی و 1/500 اندازه مقاومت است لذا امکان مجتمع سازی این وسیله بسیار زیاد است.
تاخیر گیت های CMOS امروزی در حد یپکوثانیه است.
تنها نقطه ضعف آنها تغذیه مدارات بیرونی است که از این لحاظ تکنولوژی دوقطبی هنوز بر CMOS برتری دارد.

8. مشخصه انتقال ولتاژ
وقتی ورودی مدار مقابل کمتراز Vt باشد ترانزیستور n قطع بوده و ترانزیستورp در ناحیه خطی خود عمل خواهد نمود. درنتیجه
VOH=VDD
با افزایش ورودی ترانزیستور n در ناحیه اشباع و ترانزیستور p در ناحیه خطی قرار میگیرد.
شرط اشباع ترانزیستور n برابر است با:
اگر این شرط برقرار باشد جریانی که از منبع کشیده میشود برابر با جریان اشباع ترانزیستور nخواهد شد:

9. مشخصه انتقال ولتاژ
ولتاژ خروجی از رابطه زیر بدست می آید که در آن VDSPO ولتاژی منفی است.
بنابراین:
از آنجائیکه مقدار Vout از قبل معلوم نیست بعد از بدست آمدن آن باید شرایط اشباع ترانزیستور n و خطی بودن ترانزیستورp دوباره چک شود.

10. مشخصه انتقال ولتاژ
با افزایش ولتاژ ورودی VIN ترانزیستور p نیز اشباع میشود. شرط اشباع هر دو ترانزیستور عبارت است از:
با اشباع هر دو ترانزیستور تعیین منحنی مشخصه انتقال بدون دانستن پارامترهای مدولاسیون کانال امکانپذیر نیست. یک راه ممکن درونیابی بین دو ناحیه مجاور منحنی مشخصه است.

11. مشخصه انتقال ولتاژ
با قرار گرفتن ترانزیستور n در ناحیه خطی و p در ناحیه اشباع جریان منبع برابر با جریان ترانزیستور p خواهد بود و خروجی برابر با VDS ترانزیستور n خواهد شد.
شرط اشباع ترانزیستور p و خطی بودن ترانزیستور n برابر است با:
تحت این شرایط داریم:

12. مشخصه انتقال ولتاژ
با نزدیک شدن ورودی به VDD ترانزیستور p قطع خواهد شد.
در این حالت جریان منبع صفر شده و خروجی نیز برابر صفر میشود.
ملاحظه میشود که میزان نوسان خروجی برابر با ولتاژ VDD خواهد شد. این خاصیت عملکرد rail-to-rail گیت CMOS نامیده میشود که ویژگی مهمی برای آن بشمار میرود.

13. خلاصه منحنی مشخصه

14. مثال

15. تاخیر انتشار
برای تخمین تاخیر انتشار گیت معکوس کننده مقابل فرض میشود که تغییر در ورودی بصورت پله ای باشد.
برای محاسبه t PHL فرض کنید که در لحظه t=0 ورودی از صفر به VDD تغییر کند. ترانزیستور n در لحظه t=0+ اشباع بوده و تا رسیدن خروجی به VDD-VT در اینحالت باقی میماند. در این زمان یک جریان ثابت از ترانزیستور n عبور خواهد نمود.
این ترانزیستور با رسیدن خروجی به مقدار
خطی میشود.
وقتی خروجی از VDD-VT کمتر میشود ترانزیستور n وارد ناحیه خطی خود میشود.
در این ناحیه میتوان ترانزیستور را با مقاومتی مدل نمود

16. تاخیر انتشار جریان ترانزیستور در ناحیه خطی برابر است با:
با قرار دادن مقدار متوسط Vout در رابطه فوق میتوان مقدار متوسط مشتق فوق را تقریب زد.
بدینوسیله با تقریب ترانزیستور با یک مقاومت میتوان مدار را به یک RC ساده تبدیل نمود.
خروجی در زمان t=td1+td2 به %50 خود میرسد.
زمان تاخیر انتشار را میتوان بصورت زیر در نظر گرفت:

17. تاخیر انتشار
مقدار تاخیر انتشار tPHL را میتوان به روش مشابهی محاسبه نمود. برای یک گیت CMOS مقدار این دو تاخیر یکسان خواهد بود.
با توجه به روابط فوق میتوان نتیجه گرفت که تاخیر انتشار با مقدار K و VDD نسبت معکوس دارد.
میتوان مقدار تاخیر انتشار را با رابطه زیر تقریب زد که خطای آن حدود %25 است.
در ولتاژهای پائین تر برای در نظر گرفتن مقدار VT میتوان از رابطه زیر استفاده نمود.

18. مثال

19. جریان اتصال کوتاه
در حالت عملکرد عادی یک گیت CMOS ورودی یا صفر است یا VDD و لذا یکی از دو ترانزیستور قطع است و هیچ مسیری بین VDD و زمین وجود ندارد.
اما اگر ورودی مقداری بین صفر و یک داشته باشد، بازای مقدار زیر ترانزیستور n اشباع شده و جریانی از آن عبور خواهد نمود.
به همین ترتیب ترانزیستور p بازای مقدار ورودی زیر در ناحیه اشباع قرار گرفته و از آن جریان عبور خواهد نمود.

20. مثال

21. اتلاف توان
اتلاف توان استاتیک در مدار CMOS به جریان subthreshold در ناحیه قطع و جریان نشتی گرایش معکوس پیوند های pn ناحیه های سورس و درین و همچنین جریان نشتی اکسید گیت مربوط میشود.
اتلاف دینامیکی مربوط به توان مصرفی اتصال کوتاه و توان سوئیچنگ خازنی مربوط میشود.

22. توان سوئیچنگ خازنی
اگر خروجی مدار زیر از صفر به یک و سپس از یک به صفر تغییر نماید، انرژی لازم برای شارژ خازن از صفر به یک برابر است با:
در هنگام تغییر خروجی از یک به صفر این توان از طریق ترانزیستور n تلف خواهد شد.
اگر خروجی مدار با فرکانس f در حال تغییر باشد کل توان تلف شده برابر خواهد شد با:

23. توان سوئیچنگ خازنی
خازنی که در خروجی یک ترانزیستور وجود دارد از سه مولفه زیر تشکیل میشود:
خازن Cinternal مربوط به پیوند درین ترانزیستور است. خازن Cinterconnect مربوط به اتصالات است و خازن Cload مربوط به گیت ترانزیستور طبقه بعدی است.
در گیت های CMOS پیچیده تر خازن های گره های درونی ممکن است بدون تغییر خروجی نیز تغییر حالت دهند. لذا برای اندازه گیری دقیق تر توان تلف شده باید توان خازنی هر گره را جداگانه محسوب کرد.
در این رابطه a ضریب فعالیت گره های داخلی است و این جمع برای کل گره ها انجام میشود.

24. اتلاف توان اتصال کوتاه
اتلاف توان اتصال کوتاه مربوط به روشن شدن همزمان هر دو ترانزیستور n وp است. لذا این توان علاوه بر سوئیچینگ ولتاژ خروجی به زمان rise time و fall time ورودی و خروجی نیز بستگی دارد.
برای مدار مقابل جریان ترانزیستور ها بازای مقادیر مختلف ورودی بصوت زیر است:

25. اتلاف توان اتصال کوتاه اگر زمان افت و خیز را یکسان در نظر بگیریم:
مقدار متوسط اتلاف توان برابر است با:
اگر فرکانس نوسان خروجی کمتر از فرکانس کلاک باشد داریم:
این اتلاف توان با فرکانس و ولتاژ VDD بستگی دارد.

26. اتلاف توان ناشی از جریانهای نشتی
جریان subthreshold برای ترانزیستور n که VDS >3kT/q از رابطه زیر بدست میآید.
که در آن

27. اتلاف توان مربوط به subthreshold
وقتی خروجی یک است جریان subthreshold از ترانزیستور n و برای خروجی صفر این جریان از ترانزیستور p عبور میکند. برای گیت متقارن مقدار این دو جریان را میتوان مساوی و برابر با مقدار زیر در نظر گرفت:
از اینرو توان subthreshold را میتوان چنین نوشت:
برای کم کردن این اتلاف توان مقدار VT برای گیت های CMOS باید از ولتاژ subthreshold باندازه کافی بزرگ باشد از اینرو مقدار آن نمیتواند کمتر از 0.3 ولت باشد.

28. اتلاف توان مربوط به جریان معکوس پیوند pn

29. اتلاف توان مربوط به جریان نشتی اکسید گیت
برای مباحث این درس میتوان از این جریان نشتی و اتلاف توان مربوطه صرف نظر کرد.

30. خلاصه اتلاف توان مجموع توان اتلافی بصورت زیر است:
در یک گیت CMOS معمولا اتلاف توان subthreshold اتلاف توان استاتیکی غالب و اتلاف توان سوئیچینگ اتلاف توان دینامیکی غالب است:
البته معمولا اتلاف توان subthreshold قابل صرفنظر کردن است.

31. مثال

32. Fan Out
Fan-out مدارات CMOS منحصرا از روی مشخصه های دینامیکی آن بدست می آید.
خروجی گیتی که به گیت دیگری وصل شده است، یک بار خازنی قابل ملاحظه ای را بعنوان خازن بار مشاهده مینماید. از اینرو با افزایش Fan out مقدار تاخیر انتشار هم افزایش می یابد. در نتیجه مقدار حداکثر fan out توسط مقدار تاخیر انتشار قابل تحمل تعیین میشود.
مقدار خازن ورودی گیت را میتوان بصورت زیر در نظر گرفت:
اگر مقدار حداکثر تاخیر انتشار دانسته باشد مقدار حداکثر خازن بار از رابطه زیر بدست می آید:
از اینرو بیشترین عددی که رابطه زیر را برآورده سازد مقدار fan out را مشخص می نماید
برای فرکانسهای بالا مقدار fan out حدود 10 و برای مدارات با فرکانس پائین بیش از 100 است.

33. تغییر مقیاس
در یک گیت NAND با M ورودی برای اینکه عملکرد گیت از نظر تاخیر انتشار مشابه با یک گیت NOT باشد باید اندازه ترانزیستور های n نسبت به ترانزیستور مشابه در گیت NOT به مقدار M برابر تغییر مقیاس داده شود. یعنی مقدار K آن M برابر شود. اینکار مقدار مقاومت خروجی گیت در هنگام روشن بودن نرانزیستورهای n را به میزان گیت NOT کاهش میدهد.
در یک گیت NOR با M ورودی برای اینکه عملکرد گیت از نظر تاخیر انتشار مشابه با یک گیت NOT باشد باید اندازه ترانزیستور های P نسبت به ترانزیستور مشابه در گیت NOT به مقدار M برابر تغییر مقیاس داده شود. یعنی مقدار K آن M برابر شود.
در عمل برای تغییر K مقدار W را تغییر داده ولی L را ثابت نگه میدارند.

34. تغییر مقیاس
در عمل پیاده سازی های مبتنی بر NAND بر پیاده سازیهای NOR ترجیح داده میشوند. برای اینکه مدارات NAND به سطح ویفر کمتری نیاز خواهند داشت.
زیرا در مدارات NOR با m ورودی باید ترانزیستورهای p تغییر مقیاس داده شوند تا همان کارائی یک گیت ساده را داشته باشند. این در حالی است که ترانزیستور های p برای داشتن K معادل یک ترانزیستور n باید اندازه ای 2.5 برابر ترانزیستور n داشته باشند( زیرا موبیلیتی حفره کمتر از الکترون است)
از اینرو برای داشتن کارائی یکسان ترجیح داده میشود تا مدارات را بجای استفاده از NAND از NOR بسازند. برای اینکار با استفاده از قضیه Demorgan گیت های NOR با NAND جایگزین میشوند.

35. تغییر مقیاس
در حالت کلی هر مدار منطقی را میتوان با گیت های NOR و یا NAND پیاده سازی نمود.
برای تغییر مقیاس ترانزیستورها میتوان قاعده کلی زیر را عنوان نمود:
اگر N ترانزیستور n در هر مسیری که خروجی را به ورودی وصل میکند وجود داشته باشند همه آنها با نسبت N بزگتر ساخته میشوند.
اگر N ترانزیستور p در هر مسیری که VDD را به خروجی وصل میکند وجود داشته باشند همه آنها با نسبت N بزگتر ساخته میشوند.
تغییر اندازه تمامی ترانزیستورهای یک مدار به یک اندازه نخواهد بود.

36. گیت XOR
برای ساختن XOR با استفاده از منطق CMOS از روش AND-OR_INVERT استفاده میشود.
این مدار در مقایسه با مدار پیاده سازی شده در منطق NMOS بازدهی کمتری دارد زیرا به گیت بیشتری نیاز دارد.

37. خانواده 74HCxx
خانواده 74HCxx یکی از خانواده های مدارات مجتمع ساخته شده با تکنولوژی CMOS است که برای جایگزینی مدارات مجتمع تکنولوژی TTL مشابه عرضه شدند.
polysilicon gates, 3-um
gate lengths, and 60-nm thick gate oxide
در شکل زیر یک گیت NAND ساخته شده در این خانواده نشان داده شده است.
علت استفاده از دو مرحله بافر برای ایجاد گین جریان و گین ولتاژ و در نهایت تیز تر کردن شکل موج خروجی و همچنین امکان استفاده از ترانزیستورهای کوچکتر بوده است.

38. خانواده 74HCxx
گیت NOT :
استفاده از دو بافر باعث میشود تا تغییر خروجی از یک به صفر مطابق شکل زیر بصورت تیز و دفعی انجام شود.
این امر شکل موج خروجی را بهتر میکند و حاشیه نویز را بالا میبرد.
در ضمن تاثیری بر تاخیر انتشار مدار ندارد.

39. مثال
تاخیر انتشار یک گیت معکوس کننده 74HC که بار خازنی 15 پیکوفاراد را تغذیه میکند تخمین بزنید.
حل: مقادیر وابسته به تکنولوژی از رابطه های زیر محاسبه میشوند:
پارامترهای طبقه اول بصورت زیر خواهند بود:

40. ادامه مثال
خازن باری که طبقه اول می بیند برایر است با خازن ورودی طبقه دوم که از رابطه زیر محاسبه میشود:
بنابراین تاخیر انتشار طبقه اول برابر است با:
برای طبقه دوم هم میتوان روابط مشابهی نوشت:

41. ادامه مثال برای طبقه سوم هم داریم: خازن بار طبقه سوم برابر است:
بدین ترتیب تاخیر انتشار کلی برابر است با:
مشاهده میشود که تاخیر انتشار طبقه آخر حدود %90 تاخیر انتشار کل است.

42. انواع مدارات CMOS
برای بهبود کارائی مدارات CMOS نظیر افزایش سرعـت، کم کردن مسا حت و پائین آوردن توان مصرفی، ساختارهای جدیدی ارائه شده اند که مبتنی بر NMOS و یا CMOS هستند.
برخی از این مدارات از جمله منطق های شبه NMOS، منطق پویا و منطق دامینو در ادامه این فصل بررسی خواهند شد.

43. منطق شبه NMOS
با استفده ازتکنولوژی CMOS میتوان با در نظر گرفتن ترانزیستور p به عنوان بار، نوعی از منطق NMOS را پیاده سازی نمود. این منطق شبه NMOS نامیده میشود.
مزایای این منطق عبارتند از:
مشابه با NMOS به ترانزیستورهای کمتری نیاز دارد.
چون فقط به ساخت ترانزیستور p و n نیاز دارد میتوان آنرا با تکنولوژی CMOS ساخت.
میتوان با وصل کردن خروجی های مدارات شبه NMOS به یکدیگر به نوع جدیدی از منطق دست یافت که توان مصرفی و چگالی گیت ها را کاهش میدهد.
در این منطق شبکه pull-down مشابه NMOS است و شبکه pull-up از یک ترانزیستور p ساخته میشود که گیت آن بجای وصل شدن به ورودی به زمین وصل شده است.
در گیت NOR نشان داده شده در شکل زیر دیگر نیازی به تغییر مقیاس ترانزیستورها نخواهیم بود.

44. گیت XOR در منطق شبه NMOS
پیاده سازی گیت XOR در منطق شبه NMOS به تعداد کمتری ترانزیستور نیاز دارد.
در حالت کلی برای پیاده سازی یک تابع منطقی با N ورودی در این منطق به N+1 ترانزیستور نیاز هست در حالیکه برای منطق CMOS به 2N ترانزیستور نیاز داریم.
اگر مسئله تغییر مقایس در نظر گرفته شود چگالی ترانزیستور ها در واحد سطح برای این منطق تا 4 برابر منطق CMOS خواهد بود.
ایراد اصلی این منطق مصرف توان استاتیک آن است که هر دو مدار pull-up و مدار pull-down در حالت استاتیک توان مصرفی خواهند داشت.

45. بافرینگ CMOS
یک مدار مجتمع جدید ممکن است دارای میلیونها ترانزیستور باشد که فقط تعداد کمی از آنها با مدارات خارجی در ارتباط هستند. از اینرو اکثر گیت ها فقط با بار درون مداری در ارتباط هستند و تاخیر انتشار پیکوثانیه ای را مشاهده میکنند.
از طرف دیگر گیت هائی که به مدار خارجی وصل هستند با بار خازنی بسیار بزرگی روبرو هستند که برای کاهش تاخیر انتشار ناشی از آن باید از تکنیک بافرینگ استفاده نمود.

46. مثال
مثال)
مقدار تاخیر انتشار یک گیت CMOS تک طبقه که یک بار خارجی 50-pF را تغذیه میکند را محاسبه کنبد.
1.8-V supply
±0.5-V threshold voltages
quarter micron CMOS technology
gate dimensions of 2.2 um/0.25 um (p-MOSFET) and 0.9 um/0.25 um
(n-MOSFET)
oxide thickness is 7 nm
پارامترهای این ترانزیستور بصورت زیر محاسبه میشوند:

47. مثال
تاخیر انتشار مدار زیر را محاسبه کنید. در این مدار از دو مرحله بافر استفاده میشود که هر یک با ضریب مقیاس 5 نسبت به مرحله قبل بزرگتر شده اند. سایر پارامترهای ترانزیستور مشابه مثال قبل است.
برای اولین مرحله داریم:

48. ادامه مثال برای طبقه دوم داریم: و برای طبقه آخر خواهیم داشت:
تاخیر کل برابر است با:
مشاهده میشود که با بافرینگ مقدار تاخیر کل به میزان 1/25 کاهش یافته است.

49. مثال
تاخیر انتشار مدار زیر را محاسبه کنید. ( از مشخصات مثال قبل استفاده کنید):
تاخیر انتشار طبقه اول مشابه مثال قبل برابر با 23ps است. برای طبقه دوم تا چهارم تاخیر انتشار هر مرحله برابر با 23ps خواهد بود و زیرا هر طبقه با تغییر مقیاس برابر با 5 روبروست و بار خازنی که میبیند نیز 5 برابر شده است. برای طبقه آخر داریم:
تاخیر انتشار کل برابر است با:
که نسبت به مدار بدون بافر به نسبت 1/55کاهش یافته است.

50. افزایش طبقات بافر
با توجه به مثال های قبل ممکن است چنین بنظر برسد که با کاهش ضریب مقیاس مقدار تاخیر هر مرحله را کاهش داد. اما اگر ضریب مقیاس کوچک باشد اثر تاخیر انتشار آن اثر افزایش جریان را خنثی خواهد نمود.
نشان داده شده است که بهترین ضریب مقیاس برابر است با e که در عمل مقدار 3 برای آن در نظر گرفته میشود.
با انجام بافرینگ کارائی بیشتر میشود اما سطح بیشتری از چیپ نیز مصرف میشود. در مثال قبل اندازه ترانزیستور p مرحله آخر آنقدر بزرگ میشود که با چشم دیده میشود.

51. CMOS پویا
گیت های CMOS پویا یا کلاک دار قابلیت بسته بندی بالاتری نسبت به گیت های CMOS استاتیک دارند.
این گیت ها بر اساس این خاصیت عمل میکنند که هر گره مدار دارای ظرفیت خازنی است و میتوان آنرا تا ولتاژ مشخصی شارژ کرد. هنگامی که گره ای شارژ میشود میتوان آنرا به شرط اینکه توسط مقاومت های نشتی خالی نشده باشد در زمان دیگری خواند.
عملکرد این مدارات به دو مرحله تقسیم میشود:
Precharge
وقتی کلاک صفر است گره خروجی توسط ترانزیستور p تا VDDشارژ میشود. در این زمان ترانزیستور n که ترانزیستور ارزیابی است خاموش است و شبکه pull-down غیرفعال است.
Evaluation
وقتی کلاک یک است، ترانزیستور پیش شارژp خاموش شده و ترانزیستور n روشن میشود. اگر ورودیها بگونه ای باشد که شبکه pull-down وصل شود، مسیری بین خروجی و زمین برقرار شده و خازن خروجی را دشارژ میکند. اما اگر این شبکه قطع باشد، ولتاژی که در CL از پیش شارژ شده بود، در آن باقی خواهد ماند.
در طول فاز ارزیابی، اگر خازن خروجی تخلیه گردد دیگر مسیری برای شارژ شدن آن وجود نخواهد داشت مگر آنکه در فاز پیش شارژ بعدی شارژ شود. در نتیجه ورودی های گیت نباید بیش از یکبار در فاز ارزیابی تغییر نمایند.
وقتی شبکه pull-down قطع باشد، خروجی بصورت امپدانس بالا خواهد بود.

52. CMOS پویا در شکل زیر یک گیت ساخته شده بر این اساس نشان داده شده است.
وقتی که کلاک صفر میشود ترانزیستور پیش شارژ MPPRE روشن شده و خروجی را تا VDD شارژ میکند. و وقتی که سیگنال کلاک یک میشود، ترانزیستور ارزیابی روشن شده و اجازه میدهد تا گره خروجی به شرط روشن بودن MNO تخلیه شود.
بدین ترتیب سیگنال خروجی که در انتهای زمان ارزیابی بررسی میشود معکوس ورودی خواهد بود.

53. CMOS پویا
در مدار مقابل، وقتی کلاک صفر است خروجی به VDD شارژ میشود و در زمان یک شدن کلاک خروجی به شرطی به زمین وصل میشود که A·B+C صحیح باشد.
از اینرو این گیت تابع زیر را پیاده سازی مینماید:

54. سرعت و توان مصرفی گیت های پویا
کاهش تعداد ترانزیستورهای بکار رفته در ساخت یک گیت، باعث میشود تا خازن بار نیز کمتر شود.
زمان tpHL بستگی به مقدار CL و مقدار جریان عبوری از شبکه pull-down دارد. وجود ترانزیستور ارزیابی اندکی باعث کند شدن مدار میگردد زیرا مقاومتی سری با شبکه فوق ایجاد مینماید.
باید توجه شود که سرعت مدار به زمان پیش شارژ نیز بستگی خواهد داشت زیرا در زمان پیش شارژ نمیتوان از منطق گیت استفاده نمود. برای اینکه این زمان محدودیت جدی در مدار بوجود نیاورد آنرا با سایر زمانها مثلا دیکود دستورالعمل ها هماهنگ میکنند.

55. نشت بار
عملکرد گیت های دینامیک بسته به بار ذخیره شده در خازن گره خروجی دارد. اما وقتی این خازن تا VDD شارژ میشود، جریانهای نشتی میتوانند باعث خالی شدن آن شوند.
یکی از عوامل خالی شدن خازن خروجی دیود در گرایش معکوس ترانزیستور M1 شبکه pull-down و همچنین جریان sub-threshold آن است که باعث میشود بازای ورودی صفر خروجی بتدریج شروع به کاهش نماید.
برای مقابله با کاهش خروجی عمل پیش شارژ باید با فرکانس حداقل چند کیلو هرتز مرتبا تکرار شود در نتیجه استفاده از این مدارات برای کاربردهائی نظیر ساعت معمولی چندان جالب نیست.
ترانزیستور p نیز دارای جریان sub-threshold و دیود معکوس مربوط به خود است که میتواند باعث مقابله با خالی شدن این خازن گردد. در نتیجه ولتاژ خروجی از تقسیم مقاومتی مسیرهای pull-up و pull-down بوجود می آید.

56. ترانزیستور bleeder
در شکل زیر مداری برای مقابله با جریان نشتی پیشنهاد شده است.
این مدار امپدانس خروجی را در زمان ارزیابی کاهش میدهد. این مدار مشابه با یک مدار شبه NMOS عمل میکند. برای پرهیز از مشکل تغییر مقیاس اینگونه مدارات و توان مصرفی استاتیک آنها، این ترانزیستور کوچک ساخته میشود تا مقاومت آن زیاد باشد.
این امر باعث میشود تا مدار pull-down خروجی را از مقدار لازم برای روشن شدن معکوس کننده کمتر کند. اغلب این ترانزیستور همانند شکل b بصورت فیدبک بسته میشوئد تا مانع مصرف توان استاتیک شود.

57. اشتراک بار
در شکل موج خروجی دیده میشود که وقتی ورودی از صفر به یک تغییر میکند، خروجی اندکی کاهش مییابد. این پدیده ناشی از اشتراک بار است که در شکل سمت راست نشان داده شده است.
اگر خازن خروجی CY ابتدا به ولتاژ VDD شارژ شده باشد، اما خازن ارزیابی ولتاژ صفر داشته باشد، در صورت تغییر ورودی از صفر به یک ترانزیستور MNO روشن شده و بار الکتریکی موجود در CY بین دو خازن به اشتراک گذاشته میشود. مقدار نهائی VY برابر خواهد بود با:
در یک CMOS استاتیک اشتراک بار تاثیر ندارد زیرا خروجی بصورت اکتیو به VDD یا زمین وصل شده است اما در مدارات CMOS پویا این امر تاثیر جدی در طراحی دارد.

58. CMOS پویا
خروجی CMOS پویا با گذشت زمان بدلیل جریان نشتی اندکی که از آن میگذرد تضعیف میشود. از اینرو باید مجددا بازیابی شود.
لازمه اینکار این است که فرکانس کلاک از مقدار معینی کمتر نشود.
نیاز به داشتن کلاک یکی از معایب اصلی CMOS پویا ست. در مدارات مجتمع مسیریابی سیمهای مربوط به کلاک یکی از سخت ترین مراحل طراحی مدار است.
سایر توابع منطقی CMOS پویا را میتوان با استفاده از یک ترانزیستور پیش شارژ Precharge) (و یک ترانزیستور ارزیابی (evaluate) پیاده سازی نمود.
طراحی مدار و قوانین مربوط به تغییر مقیاس مشابه مدارات NMOS هستند. بنابراین برای یک مدار با N ورودی به N+2 ترانزیستور نیاز خواهیم داشت که در مقابل 2N ترانزیستور مورد نیاز CMOS استاتیک بسیار کمتر خواهد بود. علاوه بر این ملاحضات مربوط به تغییر مقیاس ترانزیستورهای p نیز حذف میشود که به نوبه خود عامل دیگری در کاهش اندازه مدارات CMOS پویا میشود.

59. سایرگیت های پویا
گیت های NAND دو ورودی و NOR با 3 ورودی در شکلهای زیر نشان داده شده است. اندازه ترانزیستورهای پیش شارژ و ارزیابی مشابه بقیه ترانزیستورهاست.
در مدار NOR ترانزیستورهای شبکه pull-down با هم موازی هستند لذا نیازی به تغییر مقیاس آنها نیست. اما در مدار NAND ترانزیستورها باهم سری میشوند لذا هر یک باید به میزان 2 برابر تغییر مقیاس داده شوند.

60. گیت های پویا با استفاده از شبکه Pull-UP
نوع دیگری از گیت پویا را میتوان با استفاده از شبکه pull-up و ترانزیستورهای p ساخت. این پیاده سازی نیز برای یک گیت با N ورودی به N+2 ترانزیستور نیاز دارد. البته بدلیل کوچک بودن ترانزیستور n در مقایسه با p ، ترجیح داده میشود که گیت های پویا با شبکه pull-down ساخته شوند.

61. برخی از خواص مهم گیتهای پویا
منطق مورد نیاز با استفاده از شبکه pull-down ساخته میشود.
تعداد ترانزیستورهای مورد نیاز N+2 است.
نیازی به تغییر مقیاس ترانزیستور p نیست. معمولا اندازه ترانزیستور پیش شارژ بزرگ انتخاب میشود تا زمان انتقال از low به high کاهش داده شود. البته این امر مصرف مدار را نیز افزایش میدهد.
این مدار فقط توان دینامیکی مصرف میکند. با این وجود توان مصرفی آن نسبت به مدار CMOS معمولی بیشتر است.
سرعت سوئیچینگ مدار بالاتر است. زیرا از طرفی خازن بار کاهش پیدا کرده ( بدلیل کاهش ترانزیستورها در گیت و وجود فقط یک ترانزیستوردر هر fan-in) و از طرف دیگر بدلیل حذف جریان اتصال کوتاه، تمای جریان مدار pull-down صرف خالی کردن خازن بر میشود.

62. پشت سر هم بستن مدارات پویا
مشکل جدی مدارات پویا در این است که نمیتوان آنها را پشت سر هم بست. (cascade)
شکل زیر دو مدار پویا که پشت سر هم بسته شده اند را نشان میدهد.
در هنگام صفر بودن کلاک هر دو گره B و OUT تا میزان VDD پیش شارژ میشوند. اگر در طول یک شدن کلاک MNOA قطع باشد، گره در مقدار VDD باقی میماند اما در صورت روشن بودن MNOB گره OUT خالی خواهد شد.
در پیش شارژ بعدی B در VDD باقی میماند اما OUT به VDD شارژ میشود. حال اگر در حد واسط زمان پیش شارژ ورودی A از صفر به یک تغییر کند، بعلت پدیده اشتراک ولتاژ تغییری در خروجی B بوجود خواهد آمد.
در طول زمان ارزیابی بعدیMNOA روشن شده و B به صفر دشارژ میشود. لذا اولین مرحله دو معکوس کننده پشت سرهم درست کار خواهند نمود. اما گره B بلافاصله خالی نمیشود و در نتیجه تا زمان خالی شدن آن MNOB نیز هدایت نموده و ولتاژ خروجی تا حد زیادی نسبت به VDD کاهش خواهد یافت. این کاهش ممکن است تا حدی باشد که توسط مدار طبقه بعدی بعنوان یک سطح منطقی درست تلقی نشود.

63. پشت سر هم بستن مدارات پویا
همانطور که دیده شد منطق پویا وقتی درست کارخواهد کرد که در زمان ارزیابی ورودی فقط بتواند برای یکبار از صفر به یک تغییر نماید. همچنین ترانزیستور ها فقط باید وقتی روشن شوند که لازم هستند و در هر سیکل بیش از یکبار روشن نشوند.
بعبارت دیگر در مدارات پویا باید یک طبقه، ارزیابی خودش را قبل از اینکه طبقه بعدی بخواهد ارزیابی نماید تمام کرده باشد. این خصوصیت با منطقی به نام منطق دومینو ایجاد میشود.

64. منطق دومینو
در یک پیاده سازی متداول از منطق دومینو، یک ماجول منطقی از یک بلوک دینامیکی نوع n که به دنبال آن یک معکوس کننده استاتیک می آید ساخته میشود.
در زمان پیش شارژ خروجی بلوک دینامیک تا VDD شارژ میشود و در نتیجه خروجی معکوس کننده صفر میشود. در زمان ارزیابی، خروجی بلوک دینامیک بسته به ورودیها ممکن است تخلیه شود و خروجی معکوس کننده را صفر نماید.
اگر فرض شود همه ورودیهای گیت های منطق دومینو از گیتهای دومینوی دیگری تغذیه میشوند میتوان گفت که در انتهای زمان پیش شارژ همه ورودیها صفر بوده و تنها تغییر ممکن در زمان ارزیابی از صفر به یک خواهد بود.
معرفی گیت معکوس کننده استاتیک باعث میشود تا fan-out گیت دومینو افزایش یافته و حاشیه نویز نیز بهبود یابد.

65. منطق دومینو
اگر تعدادی گیت دومینو پشت سر هم بسته شوند، در زمان پیش شارژ همه ورودیها صفر است. در زمان ارزیابی، خروجی اولین طبقه یا صفر است و یا از صفر به یک تغییر میکند که در نتیجه در خروجی گیت بعدی تاثیر میگذارد. این تاثیر تا انتهای زنجیره گیت های به هم متصل پیش خواهد رفت و اثری شبیه به دومینوها ایجاد خواهد نمود.
این منطق دارای خواص زیر است:
بخاطر استفاده از معکوس کننده استاتیک فقط منطق non-inverting قابل پیاده سازی است. که این خاصیت محدودیت هائی در استفاده از آن همراه دارد.
میتوان به سرعت های بالائی دست یافت. زیرا فقط تاخیر tpHL صفر است و فقط یک لبه بالا رونده وجود دارد. با تغییر مقیاس معکوس کننده میتوان به fan-out دلخواه رسید که معمولا از مقدار CMOS استاتیک بیشتر است زیرا در خروجی فقط یک خازن گیت وجود دارد.

66. مقابله با خاصیت non-inverting منطق دومینو
یک راه استفاده از روابط بولی نظیر قانون دمورگان برای تغییر روابط است. متاسفانه این روش همیشه عمل نمیکند.

67. منطق دومینوی تفاضلی
یک راه پرهزینه پیاده سازی گیت های دلخواه با این منطق استفاده از خروجی های تفاضلی است. در شکل زیر پیاده سازی یک گیت AND/NAND نشان داده شده است.
توجه شود که همه ورودیها از گیتهای دومینوی تفاضلی می آیند لذا همگی در زمان پیش شارژ صفر هستند.
با منطق دومینوی تفاضلی میتوان هر تابع منطقی را پیاده سازی نمود. هزینه ای که برای اینکار پرداخت میشود توان مصرفی بالاست زیرا در هر کلاک یکی از خروجی ها تغییر وضعیت میدهد.
ترانزیستورهای Mf1,Mf2 نقش ترانزیستور bleeder را دارند.
توجه شود که در این مدار نیازی به تغییر مقیاس نیست حتی برای ترانزیستور p.
این منطق در برخی از پردازنده ها استفاده شده است.

68. کوئیز
خروجی های مدارات زیر چیست؟

69. منطق دومینوی np-CMOS
در این منطق دومینو ارزیابی یک گیت وقتی انجام میشود که طبقه های قبل از آن ارزیابی شده باشند.
برای اینکار از دو تکنیک استفاده میشود:
گیت های متوالی از شبکه های pull-down و pull-up بصورت متناوب استفاده میکنند.
شبکه pull-up از کلاک معکوس استفاده میکنند.

70. منطق دومینو np-CMOS
در مدار شکل زیر طبقه اول و سوم از شبکه pull-down و طبقه میانی از یک شبکه pull-up به همراه کلاک معکوس استفاده میکند.
در شبکه pull-up ترانریستور n عمل پیش شارژ را از طریق صفر کردن اولیه خروجی انجام میدهد و ترانزیستور p برای ارزیابی استفاده میشود.
وقتی کلاک صفر است، طبقه اول و سوم تا VDD شارژ میشوند در حالیکه طبقه دوم به صفر پیش شارژ میشود.
وقتی خروجی طبقه اول به VDD شارژ میشود ترانزیستور p طبقه دوم خاموش است و به همین ترتیب وقتی خروجی طبقه دوم به صفر پیش شارژ میشود ترانزیستور n طبقه سوم خاموش است.
بدین ترتیب پیوستگی سیگنال از یک طبقه به طبقه بعدی حفظ میشود و میتوان تعداد دلخواهی از طبقات را پشت سرهم بست.

71. منطق دومینو np-CMOS
روشهای دیگری نیز برای پیاده سازی منطق دومینو وجود دارد.
بدلیل اینکه سیگنال ورودی باندازه یک طبقه در هر سیکل کلاک منتقل میشود طول کلاک باید باندازه ای باشد که بیشترین تاخیر انتشار را تحمل کند. از اینرو این منطق محدودیت هائی در فرکانس ایجاد میکند.
از این منطق در ساخت پردازنده 250 مگاهرتزی DEC alpha استفاده شده بود.

72. خروجی مدارات زیر چیست؟

73. منطق ترانزیستور عبور
منطق پرطرفداردیگری که امکان پیاده سازی توابع منطقی با استفاده از تعداد گیت کمتری را میدهد منطق pass-transistor است. از این منطق در پیاده سازی مالتی پلکسرها و توابع XOR استفاده میشود.
تفاوت این منطق با منطق های متداول در این است که در این منطق ورودیها علاوه بر گیت به ترمینالهای سورس و درین هم متصل میشوند.
در شکل مقابل پیاده سازی گیت AND با استفاده از این منطق نشان داده شده است.
در این گیت اگر ورودی B در سطح یک باشد، ترانزیستور بالائی روشن شده و A را به خروجی F منتقل میکند. وقتی B صفر باشد، ترانزیستور پائینی روشن شده و صفر را به خروجی منتقل میکند.
در مرحله اول ممکن است وجود سوئیچی که توسط روشن میشود ضروری بنظر نرسد. اما وجود آن باعث میشود تا گیت استاتیک بوده و تحت هر شرایطی یک مسیر با امپدانس پائین بین خطوط تغذیه وجود داشته باشد.
مزیت اصلی این منطق استفاده از تعداد گیت کمتر و در نتیجه ظرفیت خازنی کمتر است. برای مثال گیت AND فقط با 4 ترانزیستور ساخته میشود.

74. انتقال سطح منطقی 1
وقتی که یک ترانزیستور عبور گره ای را به سطح منطقی یک وصل میکند خروجی فقط میتواند تا VDD -VTn افزایش یابد. این امر وقتی که اثر بدنه نیز در نطر گرفته شود مهمتر خواهد بود. در مدار زیر ولتاژ گره x از رابطه زیر بدست می آید. خروجی تا حد VDD-VTn(Vx) افزایش خواهد یافت.
در این مدار اگر ورودی صفر باشد نقطه x در حالت امپدانس بالا خواهد بود.
اگر ورودی از صفر به یک تغییر کند، ولتاژ نقطه x ابتدا بسرعت افزایش می یابد اما با این افزایش مقدار ولتاژ VGS کاهش یافته و جریان ترانزیستور را کاهش میدهد.
مقدار نهائی ولتاژ X در حد 1.8 و یا همان VDD-VTn خواهد بود.

75. اتصال پشت سرهم ترانزیستورهای عبور
ترانزیستورهای عبور را نمیتوان طوری پشت سر هم بست که خروجی یک گیت به عنوان ورودی به گیت مدار بعدی وصل شود.
در مدار شکل زیر ( سمت چپ) ولتاژ x تا VDD-VTn1 افزایش می یابد و در نتیجه به شرط وصل بودن C به VDD ولتاژ Y فقط تا x - VTn2 و یا بعبارت دیگر تا VDD-VTn1-VTn2 افزایش خواهد یافت که میتواند خارج از محدوده ولتاژهای قابل قبول طبقات بعد باشد.
طرز صحیح اتصال پشت سرهم ترانزیستورهای این منطق در شکل b نشان داده شده است که در آن ولتاژ Y تا Y = VDD- VTn1 میتواند افزایش یابد.

76. VTC of the pass transistor AND gate
منحنی مشحصه انتقال گیت ساخته شده با ترانزیستور عبور شباهت چندانی به منطق CMOS ندارد.
در مدار زیر وقتی که B = VDD باشد ترانزیستور عبور بالائی روشن شده و پائینی خاموش است. در اینحالت خروجی تابعی از ورودی A خواهد بود. البته زمانی که ورودی به VDD-VT میرسد ترانزیستور بالائی نیز قطع میشود.
در حالتیکه A=VDD است اگر B از 0 به 1 تغییر کند از آنجائیکه ولتاژ آستانه معکوس کننده VDD/2 است، ترانزیستور پائینی تا این ولتاژ روشن بوده و خروجی در حد صفر خواهد بود.
با خاموش شدن ترانزیستور پائینی، خروجی تابعی از مقدار B-VT خواهد بود.
وقتی هر دو ورودی از 0 به 1 تغییر میکند رفتار مشابهی روی خواهد داد.
توجه شود که بعد از عبور سیگنال از تعدادی ترانزیستور عبور مقدار نهائی آن کاهش خواهد شد. برای پرهیز از این امر میتوان هر از چندگاهی یک گیت معکوس کننده CMOS در مسیر قرار داد.

77. توان مصرفی گیت ترانزیستور عبور
بعلت آنکه خروجی این نوع گیت تا مقدار کمتری افزایش می یابد، لذا توان لازم برای شارژ خازن خروجی نیز کمتر خواهد بود.
اگر درین و گیت به VDD وصل شده باشند و خروجی از صفر تا VDD-VTn شارژ شود، مقدار انرژی کشیده شده از منبع برابر خواهد بود با:
درست است که مقدار توان دینامیکی ممکن است کمتر باشد اما وقتی خروجی یک است مدار دارای توان استاتیکی خواهد بود.

78. Differential Pass Transistor Logic
در مدارات با کارائی بالا خانواده دیگری از منطق ترانزیستور عبور با نام differential pass-transistor logic و Complementary Pass Transistor Logic یا استفاده میشود.
ایده موجود در این مدارات این است که در ورودی هم مقدار واقعی و هم مقدار متمم آنرا داشته باشیم و در خروجی نیز هم مقدار واقعی و هم مقدار متتم آنرا تولید نمائیم.
برخی خواص این مدارات عبارتند از:
بعلت وجود سیگنال اصلی و ممتم آن برخی مدارات نظیر XOR و جمع کننده ها را میتوان با گیت های کمتری ساخت. همچنین نیاز به گیت معکوس کننده نیز برطرف میشود.
این منطق به خانواده گیت های استاتیک تعلق دارد.
طراحی مدار بسیار ماجولار است. در واقع ساختار همه گیت ها مشابه هم است و توابع پیچیده را میتوان با پشت سر هم قرار دادن ترانزیستورهای عبور بوجود آورد.

79. Differential Pass Transistor Logic

80. Four-input NAND in CPL
در مثال شکل زیر یک گیت AND/NAND با 4 ورودی با استفاده از منطق CPL ساخته شده است.
با توجه به خاصیت شرکت پذیری [A·B·C·D = (A·B)·(C·D)], از یک راه حل دو مرحله ای استفاده شده است.
این مدار از 14 ترانزیستور استفاده کرده است که با توجه به مسیرهائی که برای سیم کشی نیاز دارد باعث میشود تا این مدار کارائی مناسبی برای این گیت نداشته باشد. البته ممکن است در داخل یک کاربرد دیگر به کاهش ترانزیستورها کمک کند.

81. Level Restoration
برای مقابله با مشکلات مدارات CPL راه حلهای مختلفی ارائه شده است:
برای مقابله با مشکل افت ولتاژ در مدارات CPL میتوان از مداری با نام level restorer استفاده نمود. در این مدار از یک ترانزیستور p در ارایش فیدبک استفاده میشود که گیت آن به خروجی یک معکوس کننده و درین آن به ورودی معکوس کننده وصل است.
اگر B = VDD and A = 0 باشد، مقدار x=0 است. اگر ورودی از 0 به 1 تغییر کند، خروجی Mn فقط تا VDD-VTn اضافه میشود که کافی است تا مکوس کننده را روشن و خروجی آنرا صفر نماید. مسیر فیدبک باعث میشود تا Mr روشن شده و X را به VDD افزایش و مصرف توان استاتیک را حذف نماید.
اگرچه این راه حل همه ولتاژها به مقدار 0 و VDD تغییر داده و مصرف توان استاتیک از بین میرود اما لازم میشود تا مسئله تغییر مقیاس را در مدار در نظر گرفت.
وقتی که نقطه X از یک به 0 میرود، ترانزیستور Mn میخواهد X را صفر کند در حالیکه Mr میخواهد آنرا بهVDD وصل نماید. لذا باید ترانزیستوری pull-down قوی تر باشد. برای اینکار باید اندازه ایندو ترانزیستور بدقت طراحی شده باشند.
the resistance of Mn and Mr must be such that the voltage at node X drops below the threshold of the inverter, VM = f(R1, R2)

82. Transmission Gate Logic
از این منطق برای حل مشکل افت ولتاژ منطق ترانزیستور عبوراستفاده میشود.
این منطق از ترانزیستورهای p و n موازی هم استفاده میکند. ترانزیستور n صفر را بخوبی انتقال میدهد و ترانزیستور p یک را بخوبی منتقل میکند. با استفاده از سیگنال های کنترل که متمم یکدیگر هستند سیگنال مناسب انتخاب میشود. این گیت بصورت دو طرفه سیگنال را از خود عبور میدهد.
وقتی که c=1 است، هر دو گیت روشن شده و اجازه عبور سیگنال از گیت را میدهند. وقتی که c=0 است هر دو گیت خاموش هستند و و مسیر بین A و B قطع میشود. ,

83. Transmission Gate Logic
در شکل زیر اگر نقطه A به ولتاژ VDD وصل باشد با روشن شدن گیت میتوان نقطه B را تا VDD شارژ کرد در صورتیکه اگر فقط از ترانزیستور n استفاده شده بود فقط تا VDD-VTn میتوانست افزایش یابد. اما وجود ترانزیستور p که برای آن (VGSp = -VDD) است باعث میشود تا خروجی تا VDD افزایش یابد.
به همین ترتیب برای تخلیه ولتاژ نقطه B به صفر میتوان A را به صفر وصل کرده و ترانزیستورها را روشن نمود.ترانزیستور n باعث میشود تا خروجی تا مقدار صفر خالی شود.
این منطق ترانزیستور بیشتری لازم دارد اما میتواند خروجی با rail-to-rail swing تولید نماید.

84. مثال از این منطق برای پیاده سازی انواع مختلف توابع منطقی استفاده نمود.
برای مثال در شکل زیر تابع
پیاده سازی شده است. در منطق CMOS این گیت به 8 ترانزیستور نیاز خواهد داشت.

85. مثال
در شکل زیر با استفاده از منطق گیت انتقال و تنها با 6 ترانزیستور ( با در نظر گرفتن گیت معکوس کننده) گیت منطقی XOR پیاده سازی شده است.
وقتی B=1 است، M1, M2 بصورت یک معکوس کننده عمل کرده و گیت انتقال قطع است. از اینرو
وقتی B=0 است، M1, M2 غیر فعال ولی گیت انتقال عمل نموده و خروجی برابر است با:
توجه شود که خروجی F همیشه به یکی از VDD و یا زمین وصل خواهد بود.
از این گیت در جمع کننده های سریع و رجیسترها استفاده میشود.

86. ارزیابی کارائی ترانزیستورهای عبور و گیت انتقال
ترانزیستورهائی که بصورت سری در مدار قرار میگیرند دارای مقاومت هستند.
در مدار زیر اگر بخواهیم خروجی را از صفر تا VDD شارژ کنیم، میتوان مقدار مقاومت موثر ترانزیستور ها را با Rn و Rp مدل کرد. مقدار این مقاومت ها از رابطه زیر بدست می آید.
در این روابط مقدار جریان به مقدار خروجی و به ناحیه کاری ترانزیستورها بستگی خواهد داشت. این ناحیه کاری در حین انتقال خروجی از صفر به VDD مرتبا در حال تغییر است. برای مقادیر کم خروجی ترانزیستور n اشباع بوده و میتوان جریان را از رابطه زیر تخمین زد.
با افزایش Vout مقدار مقاومت نیز افزایش می یابد. و وقتی خروجی به VDD-VTn میرسد ترانزیستور خاموش میشود.

87. ارزیابی کارائی ترانزیستورهای عبور و گیت انتقال
به همین ترتیب برای ترانزیستور p وقتی که خروجی کم است ترانزیستور اشباع است اما با افزایش آن وارد ناحیه خطی میشود که میتوان مقدار مقاومت را در این ناحیه از رابطه زیر بدست آورد.
مقادیر شبیه سازی شده مقاومت در شکل مقابل نشان داده شده ست که گویای این امر است که میتوان با تقریب خوبی مقدار آنرا ثابت فرض نمود.

88. تاخیر انتشار زنجیره ای از گیت های انتقال
وقتی تعدادی گیت انتقال با هم سری میشوند ( مثل جمع کننده ها و مالتی پلکسرها)، تاخیر ناشی از آنها میتواند مسئله ساز باشد.
اگر به ورودی مدار زیر یک تابع پله ای اعمال شده و همه گیت های انتقال نیز روشن باشند تاخیر حاصله را میتوان با استفاده از مقاومت معادل گیتها بصورت زیر تخمین زد.

89. تاخیر انتشار زنجیره ای از گیت های انتقال
مقدار تاخیرمدار فوق با n2 متناسب است. یک راه کاهش آن شکستن زنجیره فوق و استفاده از بافر در بین طبقات متشکل از m ترانزیستوراست.
در اینصورت مقدار تاخیر از رابطه زیر قابل محاسبه خواهد بود.
با مشتق گیری از رابطه فوق میتوان مقدار بهینه m را تعیین کرد.
در عمل با تکنولوژی امروز این مقدار برابر با 3 است.