1. FLIP-FLOP

2. Flip-flop adalah rangkaian sekuensial sederhana yang tersusun dari beberapa gerbang logika yang dapat menyimpan nilai dan dapat diakses melalui jalur keluarannya. Nilai yang terdapat dalam flip flop akan tetap tersimpan walau signal masukannya sudah tadak aktif. Flip-flof

3. SR Flip-flop dibangun dari beberapa gerbang logika. Flip-flop SR memiliki dua masukan S (Set ) dan R (Reset) dan dua keluaran Q dan Q‘. Gerbang NAND biasa digunakan untuk membangun Flip flop SR. Flip Flop Set-Reret (SR-FlipFlop) Tabel Kebenaran flip flop SR Gambar Rangkaian flip flop SR

4. Dalam tabel kebenaran keadaan S=R=1 sebagai keadaan terlarang, sementara keadaan memori terjadi pada saat S=R=0. Dengan demikian keluaran Q dan Q’ selalu dalam keadaan komplemen selama tidak terjadi keadaan invalid S=R=1 Kinerja dari dasar R-S flipflop dapat disimpulkan sebagai berikut : 1. Keluaran Q selalu mengikuti masukan S sepanjang masukan S dan R berbeda, kodisi set bila S=1 dan reset bila S=0 2. Rangkaian “mengingat “ keadaan terakhir sepanjang S=R=0 3. Kondisi masukan invalid adalah R=S=1

5. Timing Diagram sebuahSR-FF Gambar Simbol flip flop SR

6. Detak (Clock) ditambahkan pada sisi masukan untuk menjaga sinyal masukan agar bekerja dalam tenggang tempo yang bersamaan. Kendali ini membantu flip flop lebih stabil. Detak ditambahkan sebelum sinyal S dan R masuk dalam rangkaian flip flop. Masing masing sinyal di NAND kan dengan detak. Pada saat detak bernilai 0, tidak ada perubahan sinyal yang masuk ke dalam flip flop. Sebaliknya, jika detak bernilai 1 maka kondisi keluaran flip-flop, Q menyesuaikan dengan kondisi masukan S dan R, berdasar aturan dalam tabel kebenaran. Flip Flop Set-Reret Detak/Clock (SR-FlipFlop Clock)

7. Gambar Flip flop SR yang telah ditambah sinyal detak Tabel kebenaran Flip flop SR dengan tambahan detak

8. Set Reset FF Normal Komple- menter Gambar Simbol Flip flop SR dengan tambahan detak Timing Diagram sebuah SR-FF dengan Detak (clock) Diketahui: timing diagram dari input S, R dan Detak (clock) pada sebuah SR-FF adalah seperti di bawah. Gambarkan timing diagram outputnya.

9. Berikut rangkaian flip flop D hasil modifikasi dari rangkaian flip-flop SR. Flip Flop Data (D-Flip flop)  Pada saat D bernilai 1 menyebabkan keluaran Q akan bernilai 1 pada kondisi berikutnya  Pada saat D bernilai 0 menyebababkan keluaran Q akan bernilai 0 Karakter ini sesuai dengan karakter tempat menyimpan 1 bit Gambar Rangkaian fli-flop

10. Tabel kebenaran flip-flop D Berdasar prilaku nya Kinerja dari D flip-flop dapat dirangkum sebagai berikut : 1.Keluaran Q selalu mengikuti masukan D sepanjang klok Ck=1 2.Flip-flop dalam keadaan mode memori sepanjang klok Ck=0 3.Rangkain tidak mempunyai kondisi operasi invalid. Tabel kebenaran flip-flop D Gambar Simbol flip-flop D Masukan Detak Data Normal Keluaran Komplem enter

11.   Aktif tidak nya suatu flip-flop dikendalikan oleh CK, jika CK 1 maka flip-flop aktif   CK merupakan pulsa yang senantiasa berubah dari 0 ke 1 dan sebaliknya.   Perubahan detak dijadikan pemicu bagi komponen flip-flop untuk berubah, saat terjadi perubahan dari 0 ke 1 maka gerbang-gerbang akan aktif dan nilai D akan masuk ke dalam flip-flop.   Perubahan flip-flop yang dipicu oleh perubahan tegangan detak dari 1 ke 0 disebut pemicuan tepi (edge trigering), karena flip-flop bereaksi pada saat detak berubah keadaan. Pemicuan terjadi pada awal pulsa awal naik. Proses itu disebut pemicuan tepi positif. Perubahan keadaan terjadi pada saat pulsa naik. Pemicu Tepi (Edge Triger)

12. Diagram detak (Clock Diagram) Gambar Diagram detak flip-flop D

13. Preset dan clear adalah dua buah jalur yang ditambahkan pada flip-flop tanpa harus menunggu detak.  Pengaktifan Preset dan menyebabkan nilai flip-flop berubah langsung menjadi 1, apa pun kondisi sebelumnya.  Pengaktifan Clear menyebabkan nilai flip-flop berubah langsung menjadi 0. Nilai Preset dan Clear tidak boleh sama-sama rendah karena akan menyebabkan kondisi pacu. Bila Preset bernilai 0 dan Clear bernilai 1 maka isi flip-flop akan di-reset. Sebaliknya jika Preset bernilai 1 dan Clear bernilai 0 maka isi flip-flop akan di- Nilai Preset dan Clear tidak boleh sama-sama rendah karena akan menyebabkan kondisi pacu. Bila Preset bernilai 0 dan Clear bernilai 1 maka isi flip-flop akan di-reset. Sebaliknya jika Preset bernilai 1 dan Clear bernilai 0 maka isi flip-flop akan di-set Preset dan Clear

14. CL K DQ PR CLR Gambar Simbul flip-flop D dengan pemicuan tepi positif Gambar flip-flop D dengan Sinyal Preset dan Clear Tanda segitiga pada detak (clock) menunjukkan adanya proses pemicuan tepi untuk mengaktifkan flip-flop

15. Secara umum cara kerja flip-flop JK sama dengan flip flop SR. Perbedaannya pada saat JK bernilai 11 yang menyebabkan kondisi keluarannya berubah ( dari 1 ke 0 dan dari 0 ke 1 ) atau toggle Flip flop J-K (JK-Flip-flop) Rangkaian Flip-flop JK Gambar Rangkaian Flip-flop JK

16. Flip flop Jk memiliki dua masukan yang biasa ditandai dengan hurup J dan K.  Jika J dan K berbeda masukan maka keluaran Q sama dengan nilai J pada detak berikutnya (next clock).  Jika J dan K keduanya 0 maka tidak terjadi perubahan apa-apa pada flip flop.  Jika J dan K keduanya 1 maka kondisi Q akan berubah dari kondisi sebelumnya, jika sebelumnya Q bernilai 0 maka akan bernilai 1 dan sebaliknya

17. Keterangan Ф = Apa pun kondisinya (don’t care) Masukan Keluaran JKCKQ 00NaikQ (tidak berubah) 01Naik0 10 1 11 Q’ (komplemen) ФФ TurunQ (tidak berubah) Tabel Kebenaran Flip flop JK Gambar Simbol Flip flop JK

18. Gambar Diagram Detak Flip flop JK Pada saat ClK naik/aktif/bernilai 1 maka kondisi keluaran Q itentukan oleh masukan JK.   Kodisi Set (Keluaran bernilai 1) tercapai pada saat JK bernilai 1 0.   Kondisi Reset ( Keluaran bernilai 0) tercapai pada saat JK bernilai 0 1.   Pada saat JK 1 1 maka nilai keluaran Q akan berubah-ubah (toggle) pada setiap detak nya

19.   Flip-flop master dan slave dibangun dari dua flip flop JK agar kerja lebih stabil   Flip flop pertama disebut master flip flop yang diatur oleh sinyal pendetak pada saat naik (positif)   Flip-flop kedua disebut slave, flip-flop yang diatur oleh sinyal pendetak pada saat turun (negatif) Flip-Flop JK Master dan Slave Gambar Flip-Flop JK Master dan Slave

20. Flip-flop Toggle (T flip flop) Flip-flop T adalah kondisi Khusus dari flip-flop JK. Masukan T dihubungkan dengan JK sekaligus. Pada flip flop T, J dan K akan bernilai sama 00 atau 11 Gambar Simbol Flip flop T berasal dari flip flop JK Masukan Keluaran TCKQ 0NaikQ (tidak berubah) 1NaikQ’ (komplemen) Ф TurunQ (tidak berubah) Tabel Kebenaran Flip flop T

21. Pada saat CK naik kondisi keluaran Q tergantung masukan T. Kondisi Q berubah-ubah (Toggle) dicapai pada saat masukan T bernilai 1. Jika CK turun maka tidak ada perubahan pada flip-flop. Gambar Simbol Flip flop T