1. Teacher : Ing-Jer Huang TA : Chien-Hung Chen 2015/7/15 Course Embedded Systems : Principles and Implementations Weekly Preview Question CH5 2007/11/21

2. Q1 ： Flash EEPROM 的容量越做越大， 但是讀寫 速度一直是個問題，市面上也有許多記憶卡，像是 SD 卡、 CF 卡 … 等等，就速度而言似乎 SD 卡比較快 一點，請問該如何做才能提高它們的讀寫速度？ [CH5.3] 2 2007/11/21

3. Q1 ：課文中提到 DRAM 會比 SRAM 更密集，但通 常在 Layout 裡面電容的面積通常都遠大於 MOS ， 所以這樣看來 DRAM 的每個記憶單元應該是會比 SRAM 的更大才對。 [CH 5.3] 3 2007/11/21

4. Q1 ： NVRAM 中有提到有一種是包含了 SRAM 及 EEPROM 的結合，每次都會將 SRAM 的 DATA 存到 EEPROM 中，但是在前面有提過 EEPROM 也會有使用次數的限制，假設 EEPROM 損耗不堪 再使用，那 SRAM 部分是不是還可以繼續使用 ? [CH 5.3] 4 2007/11/21

5. Q1 ：在 example 所提到的 synchronous pipelined burst SRAM ，這裡所用的 burst 技術是否和在 ARM 上面所用的 burst type 是否相同？ [CH 5.3 p.122] 5 2007/11/21

6. Q2 ： Cache 的置換有三種方式： LRU ：置換最近沒用過的區塊 FIFO ：置換在快取內最久的區塊 LFU ：置換在快取內最少使用的區塊 這幾種方式都能提高快取的命中率，請問哪一種在 執行上命中率是最高的，有沒有更複雜的置換法可 以更佳的提高命中率？ [CH 5.4] 6 2007/11/21

7. Q2 ： Sometimes, especially when we are composing just two memories, we use the lowest order bit to select among memories – thus, one memory represents “ odd” address, and the other represents “even” address. 不太懂這段意義及實際上電路是如何表示會使得兩 個 memory address 一邊是 odd 一邊是 even [Ch5.4] 7 2007/11/21

8. Q1 ：當 cache 較大時，會提高命中率，但是大的 cache 存取速度會較小的 cache 慢，但為什麼大的 cache 存取速度會較小的 cache 慢？ [CH 5.4] Q2 ： FPM 與 EDO RAM 是以非同步方式控制，而 DRAM 是以同步方式控制，課本上是說同步式介 面可以消除偵測 ras/cas 與 rd/wr 訊號的一小段時間， 但是也說了在連續的記憶體中， DRAM 可以在一 個時脈就輸出一筆更新的資料，那是否在不連續的 記憶體中，同步的效果就不大了？ [CH 5.6] 8 2007/11/21

9. Processor 1 Processor 2 Main Memory Cache 1Cache 2 Q4 ： Cache Write Techniques 在 multiprocessor 中 的資料問題。該用 Write back or Write through ? [Ch5.5] 9/50 Data 2007/11/21

10. Q3 ：當使用 Memory hierarchy 的時候，速度通常會受限 於 Bus width 。解決方法除了加大 Bus 寬度，另外其中之一 是使用 Memory interleaving ，但是 Bus width 好像沒有變 寬，為什麼可以解決這個問題，就算四筆資料同時可以抓 取，但是 Bus 的容量還是不變 ? [Ch5.5] 10/50 CPU Cache Bank1 Bank2 Bank3 Bank4 32 2007/11/21

11. Q2 ： Synchronous and Enhanced Synchronous DRAM 用同步的方法可以消除， ras/cas 和 rd/wr 所 需的偵測時間，但是只能用在 data 是放在連續記憶 體位址中： (1) 如果我們剛好有一 data 的 rd/wr 是在不連續位址 中，這樣就會造成 data 的 rd/wr 上的錯誤，此架構 有無設計防止的方法，當上述問題產生時？ (2) 就以記憶體錯誤的問題來看，以我們早期電腦 用的 SDRAM ，有時常會記憶體 read 錯誤是否為相 同的問題？ [CH 5.6 P.132] 11 2007/11/21

12. Q2 ：在 DRAM 的結構中，位址與資料似乎是走獨 立的路徑，為何需要額外加入一個 Latch 來鎖住資 料使得資料與行選擇的動作可以達到重疊來節省時 間。 Q3 ： SDRAM 列位址選擇的 clock 長度為何不需像 之前的 FPM DRAM 或 EDO DRAM 的那麼長，在動 作上有什麼差異嗎 [CH 5.6] 12 2007/11/21

13. Q1 ：不能理解 rambus dram 為什麼可以這麼快速 ，以及他提到的 (each 64-Mbit RDRAM is broken into four banks each with its own row decode) ，想 知道的是 architecture 圖長什麼樣子。 [CH 5.6] 13 2007/11/21

14. Q3 ：在課本所談到各式的 RAM 都各有優缺點，就 以開發板來看，裡面所用的 RAM 大部分是用那種 型式的 RAM ？是否可對應到之後所開發的 EMBADDED SYSTEM 上所需的 RAM ；此外目前 所用的開發板上是否有使用 DDR 來做為開發 SYSTEM 用？ [CH 5.x] 14 2007/11/21