1. 第三章 组合逻辑电路设计 §3-1 集成逻辑电路的电气特性 §3-2 常用组合逻辑模块 §3-3 组合电路的设计方法 §3-4 险象与竞争 §3-5 小结 组合逻辑电路： 输出仅和当前的输入有关。

2. 门电路 用以实现基本逻辑运算 和复合逻辑运算的单元 电路。 获得高、低电平的基本原理 Vi Vo Vcc

3. 半导体二极管的开关特性 二极管的单向导电性－－正向电压导通，反向 电压截止。 理想二极管： 正向导通电阻为 0 ， 反向内阻无穷大。

5. 半导体三极管的开关特性 双极型三极管的开关特性 基本开关电路 MOS 管的开关特性

6. §3-1 集成逻辑电路的电气特性 集成电路的工艺： TTL: 晶体管 - 晶体管逻辑 ( 标准,S,LS,AS,ALS,F) 速度快、电源电压：典型值 5V, 一般 4.5 ～ 5.5V 肖特基－－提高电路工作速度的一种电路结 构的名称。 MOS ：金属 - 氧化物 - 半导体逻辑 （ PMOS,NMOS,CMOS) (HC,AHC,AC,HCT,ACT,AHCT,LV,LVC) 功耗低、工作电源电压范围宽（ 3 ～ 18V) 、 输入阻抗高、驱动能力、抗干扰能力强。 ECL ： 发射极偶合逻辑 速度更快

7. TTL ： 74 系列 ( 0 － 70 ℃） 54 系列（－ 55 － 125 ℃） 74S 系列：肖特基系列 74LS 系列：低功耗肖特基系列 74AS 系列：高级肖特基系列 74ALS 系列：高级低功耗肖特基系列 74H 系列：高速型 肖特基：提高电路工作速度的一种电路结构的名称， 74S 系列 采用了肖特基抗饱和三极管。 TTL 电路

8. 例： SN74LS00 厂标 系列名类型 功能号 00 ：含四个二输入与非门的集成电路 02 ：含四个二输入或非门 04 ：六组反相器 7400 外引线排列

9. TTL 与非门电路 输出级的特点： 在稳定的工作状态下 T 4 和 T 5 总是一个导 通另一个截至，有效地降低了输出级的 静态功耗，提高了驱动负载的能力。称 其为推拉式（ PUSH － PULL) 电路。

10. 集成逻辑电路的电气特性 §3-1-1 集成电路的主要电气指标 §3-1-2 逻辑电路的输出结构 §3-1-3 正、负逻辑极性 §3-1-4 逻辑符号 §3-1-5 使用逻辑门的几个问题

11. §3-1-1 集成电路的主要电气指标 TTL “ 与非门 ” 电路

12. 输出低电平 V OL ：输出低电平时的最高电压。 输出高电平 V OH ：输出高电平时的最低电压。 输入高电平 V IH (V on 开门电平 ) ：输入高电平时的最低电压。 输入低电平 V IL (V OFF 关门电平 ) ：输入低电平时的最高电 压。 高电平抗干扰容限 V NH ： V NH =V OH -V IH 低电平抗干扰容限 V NL ： V NH =V IL -V OL 阈值电平 Vth: 粗略估算用。 注意：两块集成电路级联时，考虑电平匹配问题。 前级 V OH 大于后级 V IH ，前级 V OL 小于后级 V IL 。 1. 输出电压与输入电压

13. 集成电路的电平参数表

14. 2. 输出电流和输入电流 I OH －－输出端为高电平时可输出的最大电流。 I IH －－输入端为高电平时注入的最大电流。 I OL －－输出端为低电平时可注入的最大电流。 I IL －－输入端为低电平时由输入端流出的的最大电 流。 扇出系数：可以驱动同类门的个数,I OL /I IL 74LS00: I OH =400uA I IH =20uA I OL =8mA I OH =0.4mA

16. 注意： 1. 前级 I OL 大于后级 I IL 之和； 2. 关于未接输入信号的引脚 与：多余脚接逻辑高或输入并联 或：多余脚接逻辑低或输入并联； 3. TTL 电路的输入端开路或接一阻抗较大 的电阻时，输入电压为高电平。

17. 平均传输延时时间 t pd ： 输出由高变低、由低变高的平均延时时间。 t pdL : 输出由高电平到低电平的传输延迟时间； t pdH : 输出由低电平到高电平的传输延迟时间。

18. 不同门电路的延迟及功耗

19. 各类电路的应用态势

20. 1 、推拉式结构 输出端不能并联。 §3-1-2 逻辑电路的输出结构 VCC V OL VCC V OH

21. 输出端要加上拉电阻，可以并联, 并联后 的逻辑关系为与（线与）。 2 、开路输出（ OC ）结构 VCC V OL V OH VCC F 1 ·F 2 F2F2 F1F1

22. 输出端除 0 ， 1 状态外，还有一种高阻态， 等效于输出端开路。输出端可以并联，但要 保证在同一时刻最多只有一个输出端不是高 阻态。 3 、三态输出结构 cab 0×z 100 111 VCC V OL VCC V OH VCC 高阻

23. 三态输出结构的应用 数据选择器

24. §3-1-3 正、负逻辑极性 1 、正逻辑： 0 表示低电平， 1 表示高电平。 2 、负逻辑： 1 表示低电平， 0 表示高电平。

25. §3-1-4 逻辑符号 逻辑符号用来 表示芯片的逻辑功能。 1 、逻辑功能：与、或、非、与非、或非、异 或、与或非。 2 、正、负逻辑：输入、输出脚上有无空心箭 头。 3 、输出结构类型：推拉式结构、 OC 结构、 三态输出结构。 4 、使能端：低电平有效、高电平有效。 5 、管脚编号：

26. 逻辑符号

27. 74125 逻辑符号

28. 几种芯片的逻辑符号

29. 部分门电路及其传输延迟时间

30. §3-1-5 使用逻辑门的几个问题 1 、输入脚多余： 与：多余脚接逻辑高或输入并联。 或：多余脚接逻辑低或输入并联。 2 、输入脚不足： 改变逻辑或用门电路扩展。 3 、扇出系数： 采用功率门电路或改电路。

31. §3-2 常用组合逻辑模块 §3-2-1 四位并行加法器 §3-2-2 数值比较器 §3-2-3 译码器 §3-2-4 数据选择器 §3-2-5 总线收发器 §3-2-6 其他常用器件 一个模块完成某个常用的特定的功能，如加 法器、数值比较器、译码器、编码器及数据比较 器等。

32. §3-2-1 四位并行加法器 一、 4 位加法器逻辑图

33. 图 1-1-3 加法器 《数字设计引论》 §1-1 数制

34. 图 2-3-5 例 2-3-3 逻辑 图 《数字设计引论》 §2-3 逻辑图

35. 图 2-6-6 2 位加法器 《数字设计引论》 §2-6 应用实例

36. 二、加法器的级连 四位加法器级连成八位加法器

37. 三、加法器的应用（ 1 ） 用 4 位加法器构成余 3 码到 8421 码的转换器

38. 加法器的应用（ 2 ） 一位 BCD 码加法器

39. 图 1-2-3 1 位 BCD 码加法器方框图 《数字设计引论》 §1-2 二值编码

40. §3-2-2 数值比较器 4 位比较器 低位比较结果级连 → 一、数值比较器逻辑图

41. 数值比较器功能表

42. 二、数值比较器的级连 4 位比较器组成 8 位比较器

43. 三、数值比较器的应用 交通控制灯电路的一部分

44. §3-2-3 译码器 一、变量译码器 二、变量译码器的扩展 三、变量译码器实现组合逻辑函数 四、变量译码器构成数据分配器 五、显示译码器

45. 一、变量译码器 2-4 译码器 3-8 译码器 3-8 译码器功能表

46. 例 2-6-3 译码器

47. 二、变量译码器的扩展 74138 树形扩展

48. 三、变量译码器实现组合逻辑函数 例 1 ：变量译码器实现 1 位全加器。

49. 11111 01011 01101 10001 01110 10010 10100 00000 ΣiΣi co i yiyi xixi ci i

50. 例 2 ：译码器实现 1 位 8421BCD 码加法器

51. 四、变量译码器构成数据分配器

52. 五、显示译码器

53. §3-2-4 数据选择器 (MUX) 一、数据选择器 8 选 1MUX 4 选 1MUX 7415174253

54. 数 8 选 1MUX 功能表

55. 二、数据选择器的扩展 74153

56. 三、 MUX 实现组合函数

57. MUX 实现组合函数 ( 续 ) 交通控制灯电路的一部分

58. §3-2-6 常用组合逻辑器件

59. 常用组合逻辑器件 ( 续 )