1. زبان توصیف سخت افزار
VHDL

2. زبان VHDL: زبان توصیف سخت افزار
یک زبان توصیف سخت افزار برای بیان مشخصات سخت افزار است. زبانVHDL نخستین بار توسط وزارت دفاع آمریکا به منظور طراحی و توصیف مدارهای مجتمع سرعت بالا طراحی شد و مورد استفاده قرار گرفت. سپس در سال 1987 توسط انجمن IEEE در قالب استاندارد ارائه گردید.

3. مزایای استفاده از زبان VHDL
سیمولاتورهای این زبان در دسترس و ارزان قیمت می‌باشند:
Active HDL محصول شرکت Aldec
Cadence Incisive
Mentor Graphics ModelSim
 Synopsys VCS-MX
Xilinx Vivado
Altera Quartus

4. مزایای استفاده از زبان VHDL
با بکارگیری کتابخانه‌ها و component‌ها در زبان VHDL، می‌توان از المان‌های موجود و نوشته شده در سایر طراحی‌ها استفاده نمود. در واقع عملکرد آن‌ها شبیه توابع در زبان‌های برنامه‌نویسی نرم‌افزاری می‌باشد.
استفاده از این زبان بستر مناسبی برای شبیه‌سازی سیستم مورد توصیف ایجاد می‌کند و پس از اطمینان از صحت عملکرد کد نوشته شده در محیط شبیه ساز، می‌توان توصیف سیستم را به روی تراشه مورد نظر پیاده کرد.

5. توصیف رفتاری و ساختاری:
در فصل اول با حوزه ها و سطوح انتزاع مختلف آشنا شدیم:
سه نگرش : رفتاری، ساختاری و هندسی
با استفاده از زبان VHDL میتوان سیستم های دیجیتال را با دو نگرش رفتاری و ساختاری توصیف کرد و نهایتا آن را به صورت فیزیکی در یک تراشه برنامه پذیر پیاده سازی کرد.

7. مزیت استفاده از توصیف رفتاری:
 توصیف رفتاری نشان دهنده عملکرد سیستم و چگونگی تولید خروجی‌ها بر اساس سیگنال‌های ورودی می‌باشد. با استفاده از این توصیف می‌توان عملکرد کلی سیستم را بیان کرد و از درگیر شدن با جزئیات بلوک‌های سازنده سیستم که در طرح‌های بزرگ به پیچیدگی توصیف سیستم منجر شود اجتناب نمود.

8. مزیت استفاده از توصیف ساختاری:
 مدل ساختاری نشان دهنده نحوه ارتباط بلوک‌های سازنده سیستم است و بیانگر جزئیات بیشتری از سخت افزار می‌باشد. به این ترتیب با استفاده از این زبان امکان توصیف سخت افزار از سطح گیت تا سیستم فراهم می‌شود .
با استفاده از توصیف سخت افزاری می‌توان سیستم‌های پیچیده را توسط ارتباط بین بلوک‌های سازنده آن‌ها مدل‌سازی نمود، به این ترتیب پیاده‌سازی این سیستم‌ها توسط زبان VHDL ساده‌تر از زبان‌های برنامه نویسی از قبیلc  می‌باشد .

9. ساختار کد :VHDL

11. نحوه اعلان کتابخانه:

12. نحوه اعلان بخش :Entity

13. مثال: Half Adder

14. نحوه اعلان بخش :Architecture

15. مثال مدل رفتاری: گیت AND دو ورودی: library IEEE;
use IEEE.std_logic_1164.all;
entity ANDGATE is
port ( IN1 : in std_logic; IN2 : in std_logic; OUT1: out std_logic);
end ANDGATE;
architecture RTL of ANDGATE is
begin
OUT1 <= IN1 and IN2;
end RTL;

16. مثال: برای مدار زیر کد vhdl به صورت رفتاری بنویسید.

17. entity example is port(A, B: in std_logic; z: out std_logic); end example; architecture behave of example is signal x,y: std_logic; begin x<= A and B after 5 ns ; y<= (not A) and (not B) after 5 ns; z<= x or y after 5 ns; end behave;