1. JEDNOSTAVNI 16-BITNI PROCESOR SA
Mikroprocesorski sistemi
Elektronski fakultet u Nišu
JEDNOSTAVNI 16-BITNI PROCESOR SA
PODRŠKOM ZA OBRADU INTERAPTA
Student:
Jocić Ivan 9659

2. Uvod • Programirani U/I prenos - U/I operacije u potpunosti
kontrolisane od strane CPU-a, tj. CPU izvršava programe
pomoću kojih se iniciraju, usmeravaju i završavaju U/I
operacije za računar
• Prekidni U/I prenos - U/I uređaj ili njegov kontroler
(U/I interfejs) mogu imati ugrađen specijalan hardver pomoću
koga se zahteva opsluživanje od strane CPU-a, tj. izvršenje
specifičnog programa radi opsluživanja U/I uređaja
• Direktan pristup memoriji (DMA) - U/I interfejs i glavna
memorija direktno razmenjuju podatke bez posredstva CPU-a
Student:
Jocić Ivan 9659

3. Prekidna U/I tehnika - stranica 1
• Programirani U/I prenos ima sledeća dva glavna nedostatka:
(a) Brzina prenosa je ograničena brzinom sa kojom CPU može
da testira i opslužuje U/I uređaje.
(b) Vreme koje CPU potroši na testiranje statusa U/I uređaja kao
i vreme koje je potrebno da se obavi prenos podataka često
je moguće efikasnije iskoristiti.
Student:
Jocić Ivan 9659

4. Prekidna U/I tehnika - stranica 2
• Dva osnovna problema se javljaju kod projektovanja prekidne
U/I tehnike. Prvi se odnosi na način kako CPU određuje koji
je uređaj zahtevao prekid, a drugi, ako se veći broj prekida javi
istovremeno kom će zahtevu CPU najpre posvetiti pažnju i
obraditi ga. Četiri opšte poznate kategorije izvođenja se koriste
za rešavanje ovih problema, a to su:
1. veći broj prekidnih linija (Multiple Interrupt Lines)
2. softversko kružno ispitivanje (Software Poli)
3. lančanje (Daisy Chain - hardware poli, vectored)
4. magistralna arbitraža (Bus Arbitration, vectored)
Student:
Jocić Ivan 9659

5. Veći broj prekidnih linija
• Najjednostavniji način da se reši problem prihvatanja zahteva
za prekid je da se obezbedi veći broj prekidnih linija između
CPU-a i U/I interfejsa
• Svakom zahtevu za prekid može se dodeliti jedinstveni prioritet
• Ovo rešenje je nepraktično jer zahteva veliki broj veza
Student:
Jocić Ivan 9659

6. Softversko kružno ispitivanje
• Predstavlja jednostavan način za opsluživanje prekida
• Na sistem je preko odgovarajućih U/I interfejsa povezan veći
broj U/I uređaja
• Svi zahtevi za prekid INTi i=l,..., n dovode se na ulaz OR kola
koje na svom izlazu generiše jedinstveni zahtev INT
• Kao odziv na prekid CPU mora da analizira sve U/I uređaje
kako bi odredio izvor prekida
Student:
Jocić Ivan 9659

7. Lančanje i vektorsko prekidanje - stranica 1
• Organizacije sa prozivanjem je taj što vremenski dugo traje
• Efikasnija tehnika je korišćenje lančanja, koja u suštini
obezbeđuje hardversku prozivku
• Interfejs koji je zahtevao prekid obično se odaziva postavljanjem
reči na magistrali podataka
• Ova reč se zove vektor i obično predstavlja adresu U/I interfejsa
ili neki drugi jedinstveni identifikator. Ova tehnika je takođe
poznata i kao vektorski prekid (Vectored interrupt)
Student:
Jocić Ivan 9659

8. Lančanje i vektorsko prekidanje - stranica 2
• Prednosti lančanja su:
1. identifikacija se izvodi na jedinstveni način,
2. ne zahteva se dodatni hardver,
3. lako se proširuje i preuređuje hardver.
• Nedostaci lančanja su:
1. može se proširivati i preuređivati samo hardverski,
2. prioritet opsluživanja određen je fizičkom pozicijom,
3. zahteva se dodatno vreme zbog prostiranja signala INTA
kroz lanac, što ima za posledicu da uspori rad mikroprocesora
ili da se zbog konačenog vremena odziva ograniči broj U/I
interfejsa koji se mogu vezivati u lanac.
Student:
Jocić Ivan 9659

9. Magistralna arbitraža
• Ovaj metod takođe koristi vektorski prekid
• U jednom trenutku samo jedan U/I interfejs može da aktivira
INTR liniju
• Kada CPU detektuje prekid on se odaziva signalom INTA
• U/I interfejs zatim postavlja svoj vektor na linijama za podatke
Student:
Jocić Ivan 9659

10. Mehanizam prekida - stranica 1
• Mehanizam prekida kod procesora omogućuje prekid u
izvršavanju tekućeg programa, koji će se nazivati glavni
program, i skok na novi program, koji će se nazivati prekidna
rutina
• Poslednja instrukcija u prekidnoj rutini je instrukcija RTI.
Ona omogućuje povratak u glavni program
• Izvršavanje glavnog programa se produžava sa onog mesta gde
je bilo prekinuto
Student:
Jocić Ivan 9659

11. Mehanizam prekida - stranica 2
Student:
Jocić Ivan 9659

12. Mehanizam prekida - stranica 3
Zahteve za prekid mogu da generišu:
1. kontroleri periferija da bi procesoru signalizirali spremnost
za prenos podataka (maskiraju i prekidi),
2. uređaji računara koji kontrolišu ispravnost napona napajanja,
transfera na magistrali, rada memorije itd.
3. procesor, kao rezultat otkrivene nekorektnosti u izvršavanju
tekuće instrukcije
4. procesor, ako je zadat takav režim rada procesora, kroz
postavljanje bita T u programskoj statusnoj reči PSW, da se
posle svake instrukcije skače na određenu prekidnu rutinu i
5. procesor kao rezultat izvršavanja instrukcije prekida INT.
Student:
Jocić Ivan 9659

13. Opsluživanje zahteva za prekidom i povratak iz prekidne rutine
• Opsluživanje zahteva za prekid se realizuje delom hardverski i
delom softverski, a povratak iz prekidne rutine softverski
• Opsluživanje zahteva za prekid se sastoji iz:
• čuvanja konteksta procesora i
• utvrđivanja adrese prekidne rutine
• Programski brojač PC i programska statusna reč PSW se čuvaju hardverski
Student:
Jocić Ivan 9659

14. Struktura hardvera izvršne jedinice - stranica 1
• Svi registri i gradivni blokovi komuniciraju preko zajedničke
16 – bitne magistrale
• Procesorska jedinica sadrži:
- adresni registar AR
- programski brojač PC
- registar podataka DR
- akumulatorski registar AC
- aritmetičko-logičku jedinicu ALU
- instrukcioni registar IR
- logiku za obradu prekida INTERRAPT CONTROL
- baferi, logika za proširenje, ...
Student:
Jocić Ivan 9659

15. Struktura hardvera izvršne jedinice - stranica 2
Student:
Jocić Ivan 9659

16. Skup instrukcija CPU-a - stranica 1
• Sve instrukcije možemo podeliti u sledeće grupe:
- instrukcije za obavljanje osnovnih aritmetičkih operacija;
- instrukcije za obavljanje osnovnih logičkih operacija;
- instrukcije prenos podataka;
- instrukcije za promenu toka izvršenja programa.
• Svaka od ovih instrukcija se realizuje preko četri načina
adresiranja:
- neposredno adresiranje;
- direktno adresiranje;
- indirektno adresiranje;
- registarsko adresiranje.
Student:
Jocić Ivan 9659

17. Skup instrukcija CPU-a - stranica 2
Student:
Jocić Ivan 9659

18. Realizacija u VHDL-u Student: Jocić Ivan 9659
Blok šema mikroprocesora sa podrškom za prekide
Student:
Jocić Ivan 9659

19. Realizacija u VHDL-u - Opis Interrupt_control logike - stranica 1
Student:
Jocić Ivan 9659

20. Realizacija u VHDL-u - Opis Interrupt_control logike - stranica 2
• U ulaznom delu se nalazi logika koja omogućava prihvat nemaskirajućih i maskirajućih zahteva za interaptima u
zavisnosti od stanja na ulaznim pinovima INTR i NMI, kao i pinovima IEld_CPU, IRCld_CPU, IEnable_CPU, IFlag_sel_CPU i IFlag_CPU, koji se dovode iz osnovne upravljačke logike mikroprocesora i koji zavise od instrukcija SIE, CIE, CIF i tekućeg stanja u izvršenju instrukcije
Student:
Jocić Ivan 9659

21. Realizacija u VHDL-u - Opis kontrolnih signala bloka Interrupt_control
Student:
Jocić Ivan 9659

22. Realizacija u VHDL-u - Listing koda bloka driver
• Blok driver predstavlja 16-bitni tri-state buffer. Od ulaznih priključaka ima
ulazni 16-bitni port ul(15:0), koji predstavlja ulazni port za podatke i ulazni
signal en koji predstavlja signal dozvole. Tu je i jedan izlazni 16-bitni port iz(15:0).
library IEEE;
use IEEE.std_logic_1164.all;
entity driver is
port(ul:in std_logic_vector(15 downto 0);
en:in std_logic;
iz:out std_logic_vector(15 downto 0));
end entity;
architecture driver_arch of driver is
begin
pr1:process(ul,en)
if en='0' then iz<="ZZZZZZZZZZZZZZZZ";
elsif en='1' then iz<=ul;
end if;
end process pr1;
end driver_arch;
Student:
Jocić Ivan 9659

23. Realizacija u VHDL-u - Listing koda bloka PC_temp
• Blok PC_temp predstavlja 16-bitni registar koji se koristi za privremeno smeštanje sadržaja PC-ja.
Ima ulazne priključke: signal clk, gde se dovodi signal clock-a, signal reset signal kojim se
resetuje sadržaj registra, signal reg_ld kojim se učitava podatak sa ulaza u registar, 16-bitni port
ul_reg(16:0) koji predstavlja ulaz za registar. Od izlaznih priključaka tu je 16-bitni port
iz_reg(16:0) koji predstavlja izlaz za podatke. Upis podataka u registar vrši se rastućom ivicom
signala clk pri aktivnom signalu reg_ld
library IEEE;
use IEEE.std_logic_1164.all;
entity PC_temp is
port( ul_reg:in std_logic_vector(15 downto 0);
iz_reg: out std_logic_vector(15 downto 0);
reset,clk,reg_ld : in std_logic);
end entity PC_temp;
architecture PC_temp_arch of PC_temp is
begin
proc:process(ul_reg,clk,reg_ld,reset)
if reset='0' then iz_reg<=" ";
else
if (rising_edge(clk) and reg_ld = '1') then
iz_reg <= ul_reg;
end if;
end process proc;
end PC_temp_arch;
Student:
Jocić Ivan 9659

24. Realizacija u VHDL-u - Listing koda bloka PSW
• Blok PSW predstavlja registar gde se privremeno smešta sadržaj registra PSW tokom obrade
interapta. Od ulaznih priključaka tu su: signal clk na koji se dovodi clock, signal reg_ld koji
dozvoljava upis podataka u registar, i signali PSW ul1, PSW ul2 i PSW ul3 koji predstavljaju
ulaze za podatke u registar. Od izlaznih priključaka tu su signali PSW iz1, PSW iz2 i PSW iz3
koji predstavljaju izlaze za podatke iz registra. Upis u registar se vrši rastućom ivicom signala
clk pri aktivnom signalu reg_ld.
library IEEE;
use IEEE.std_logic_1164.all;
entity PSW is
port( PSWul1,PSWul2,PSWul3:in std_logic;
PSWiz1,PSWiz2,PSWiz3:out std_logic;
clk,reg_ld : in std_logic);
end entity PSW;
architecture PSW_arch of PSW is
begin
process(PSWul1,PSWul2,PSWul3,clk,reg_ld)
if reg_ld='1' then
if rising_edge(clk) then
PSWiz1 <= PSWul1;
PSWiz2 <= PSWul2;
PSWiz3 <= PSWul3;
end if;
end process;
end PSW_arch;
Student:
Jocić Ivan 9659

25. Realizacija u VHDL-u - Listing koda bloka ICU
• ICU zapravo predstavlja jedan automat konačnog stanja koji upravlja radom kompletne logike
za opsluživanje prekida
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity ICU is
port(Adr_ack:in std_logic;
clk:in std_logic;
interrupt:in std_logic;
reset:in std_logic;
RET:in std_logic;
clock_st:out std_logic;
INTAck:out std_logic;
IFlag_sel_IC:out std_logic;
IRCld_IC:out std_logic;
Int_adr:out std_logic;
Int_res:out std_logic;
Adr_ld_IC:out std_logic;
PC_temp_ld:out std_logic;
PC_temp_out:out std_logic;
PC_IC_read:out std_logic;
PC_IC_write:out std_logic;
PSW_IC_ld:out std_logic;
PSW_temp_en:out std_logic;
PSW_temp_ld:out std_logic);
end ICU;
Student:
Jocić Ivan 9659

26. Realizacija u VHDL-u - Listing koda bloka Interrupt_control Student:
library IEEE;
use IEEE.std_logic_1164.all;
entity Interrupt_control is
port(
Adr_ack : in STD_LOGIC;
IEld_CPU : in STD_LOGIC;
IEnable_CPU : in STD_LOGIC;
IFlag_CPU : in STD_LOGIC;
IFlag_sel_CPU : in STD_LOGIC;
INTR : in STD_LOGIC;
IRCld_CPU : in STD_LOGIC;
NMI : in STD_LOGIC;
PSW_bit0 : in STD_LOGIC;
PSW_bit2 : in STD_LOGIC;
PSW_bit3 : in STD_LOGIC;
RET : in STD_LOGIC;
clk : in STD_LOGIC;
reset : in STD_LOGIC;
Adr_ld_IC : out STD_LOGIC;
Int_adr : out STD_LOGIC;
PC_IC_read : out STD_LOGIC;
PC_IC_write : out STD_LOGIC;
PSW_IC_ld : out STD_LOGIC;
clock_st : out STD_LOGIC;
int_res : out STD_LOGIC;
parity : out STD_LOGIC;
sign : out STD_LOGIC;
zero : out STD_LOGIC;
INTA : inout STD_LOGIC;
data_bus : inout STD_LOGIC_VECTOR(15 downto 0) );
end Interrupt_control;
Student:
Jocić Ivan 9659

27. Rezultati simulacije - stranica 1
• Simulacija je izvršena tako što smo na ulaze kola dovodili zahteva za
interaptima preko ulaza INTR i NMI, a na ulaz Interrupt_address doveli
adresu 0x1F na koju program skače kada se prihvati zahtev za interaptom.
Unutar interapt rutine najpre smo zabranili interapte, potom izbrisali interrupt
flag, dozvolili prekide i na kraju naravno naredbom RET omogućili povratak
iz interapt rutine. Naravno između linija koda gde brišemo interrupt flag i
dozvolimo prekide, može da se nađe set naredbi koje će se obaviti pri pojavi
interapta, ali forma ostalih naredbi se uvek koristi u interapt rutini.
" ",--adr=32 --CIE - zabrana prekida
" ",--adr=33 --CIF - brisanje interrupt flaga
" ",--adr=34 --SIE - dozvola prekida
" ");--adr=35--RET - povratak iz interrupt rutine
Student:
Jocić Ivan 9659

28. Rezultati simulacije - stranica 2
• Najpre na grafiku 1. posmatramo situaciju kada se javlja zahtev za
maskirajućim interaptom (INTR=1), a pri tome su prekidi dozvoljeni (SIE=1).
Student:
Jocić Ivan 9659

29. Rezultati simulacije - stranica 3
• Na grafiku 2. prikazana je situacija kada se javlja zahtev za maskirajućim
interaptom, ali je pri tome prekid zabranjen (CIE=0).
Student:
Jocić Ivan 9659

30. Rezultati simulacije - stranica 4
• Na kraju razmatramo slučaj kada se pojavljuje nemaskirajući interapt NMI,
a pri tome su interapti zabranjeni, grafik 4.
Student:
Jocić Ivan 9659

31. Rezultati simulacije - stranica 2
• Simulacija je izvršena tako što smo na ulaze kola dovodili
zahteva za interaptima preko ulaza INTR i NMI, a na ulaz
Interrupt_adress doveli adresu 0x1F na koju program skače
kada se prihvati zahtev za interaptom. Unutar interapt rutine
najpre smo zabranili interapte, potom izbrisali interrupt flag,
dozvolili prekide i na kraju naravno naredbom RET omogućili
povratak iz interapt rutine. Naravno između linija koda gde
brišemo interrupt flag i dozvolimo prekide, može da se nađe set
naredbi koje će se obaviti pri pojavi interapta, ali forma ostalih
naredbi se uvek koristi u interapt rutini.
Student:
Jocić Ivan 9659

32. Rezultati sinteze i implementacije
Za sintezu opisanih kola iskorišćen je program Synplify Pro
firme Synplicity. Nakon toga je izvršena implementacija na
FPGA kolima firme XILINX uz pomoć njihovog programskog
paketa XILINX ISE verzije 6.3 i prikazani su dobijeni rezultati.
Student:
Jocić Ivan 9659

33. Rezultati sinteze i implementacije
Sinteza na gate nivou
Student:
Jocić Ivan 9659

34. Rezultati sinteze i implementacije
Sinteza na RTL nivou
Student:
Jocić Ivan 9659

35. Rezultati sinteze i implementacije
Implementacija
Sinteza je izvršena na XILINX-ovom FPGA čipu serije SPARTAN3 XS3S1000FT256, koje dolazi u kućištu BGA256 .
Design Summary:
Number of errors:
Number of warnings: 258
Logic Utilization:
Total Number Slice Registers: 4,552 out of 15, %
Number used as Flip Flops:
Number used as Latches: ,127
Number of 4 input LUTs: ,743 out of 15, %
Logic Distribution:
Number of occupied Slices: ,209 out of 7, %
Number of Slices containing only related logic: 4,209 out of 4, %
Number of Slices containing unrelated logic: out of 4, %
*See NOTES below for an explanation of the effects of unrelated logic
Total Number 4 input LUTs: ,786 out of 15, %
Number used as logic: ,743
Number used as a route-thru:
Number of bonded IOBs: out of %
Number of GCLKs: out of %
Total equivalent gate count for design: 51,764
Additional JTAG gate count for IOBs: 1,008
Student:
Jocić Ivan 9659

36. Rezultati sinteze i implementacije
Implementacija - karakteristike
Ukupno zauzeće ekvivalentnih gejtova.
Vremenske karakteristike:
The AVERAGE CONNECTION DELAY for this design is: nS
The MAXIMUM PIN DELAY IS: nS
The AVERAGE CONNECTION DELAY on the 10 WORST NETS is: nS
Design statistics:
Minimum period: ns (Maximum frequency: MHz)
Minimum input required time before clock: ns
Minimum output required time after clock: ns
Prosečna potrošnja kola je 308mW pri naponu napajanja od 2.5V.
Pri temperaturi ambijenta od 25oC, temperatura kućišta je isto 25oC. Što znači da ne dolazi do zagrevanja kola pri radu.
Student:
Jocić Ivan 9659

37. Rezultati sinteze i implementacije
Implementacija - zauzetost čipa
Student:
Jocić Ivan 9659

38. Rezultati sinteze i implementacije
Implementacija - raspored pinova
Student:
Jocić Ivan 9659

39. Rezultati sinteze i implementacije
Implementacija - mapa net-ova
Student:
Jocić Ivan 9659

40. Laboratorijska vežba - stranica 1
Proveriti režime prihvatanja prekida od strane CPU-a.
1. Proučiti režime prihvatanja prekida od strane CPU-a.
2. Pokrenuti program Active-HDL čija se ikonica nalazi na Desktop-u;
3. Otvoriti dizajn CPU;
4. Otvoriti listing TestBench-a, cpu_tb.vhd, koji se nalazi u folder-u TestBench (segment 1. na slici 14);
5. Promeniti vrednosti za vrednosti signala NMI i INR u zavisnosti od situacije koju posmatramo, da li testiramo
maskirajuće ili nemaskirajuće interapte. Ako posmatramo nemaskirajuće interapte potrebno je ostaviti liniju u kojoj je
postavljena vrednost INR=0, a za NMI konkretne vrednosti (segment 2. na slici 14). U primeru na slici INTR=0,
dok se NMI postavlja na logičku jedinicu u trenutku 540ns. Znači analiziramo nemaskirajući prekid;
6. Izvršiti kompajliranje pritiskom na uokvirenu ikonicu (segment 3. na slici 14);
7. Podesiti Top level entitet na cpu_tb.vhd (segment 4. na slici 14);
Student:
Jocić Ivan 9659

41. Laboratorijska vežba - stranica 2
7. Takođe potrebno je u bloku ROM, gde su smeštene instrukcije, ostaviti nekomentarisanu liniju za adresu 0 u
zavisnosti da li želimo da dozvolimo ili zabranimo prekide (segment 1. na slici 15). U našem primeru
nekomentarisana je ostavljena druga solucija gde je upisana CIE=" " instrukcija, znači
zabranjeni su prekidi;
Student:
Jocić Ivan 9659

42. Laboratorijska vežba - stranica 3
8. Otvoriti New Waveform (segment 5. na slici 16);
9. Dodati signale (segment 6. na slici 16);
10. Podesiti vreme simulacije na 1300ns, (segment 7. na slici 16);
11. Pokrenuti simulaciju pritiskom na uokvirenu ikonicu (segment 8. na slici 16);
12. Po završetku simulacije može biti potrebno da se vremenski dijagram uveća ili umanji radi bolje preglednosti.
Komande za uveličavanje i umanjivanje su uokvirene (segment 9. na slici 16);
Student:
Jocić Ivan 9659

43. Laboratorijska vežba - stranica 4
13.Kao rezultat simulacije dobijeni su sledeći vremenski dijagrami (vremenski dijagram na slici 17);
Student:
Jocić Ivan 9659