Memorije mikroračunarskih sistema

Memorije mikroračunarskih sistema
Elektronski fakultet Niš Ivan Stevanović Ind. br

1. Memorisanje podataka Prvi elektronski računar ENIAC -18000 cevi
Džon fon Nojman - binarna aritmetika Osnovne komponente računara: Za dalji razvoj računara, neophodan je bio razvoj memorijskih elemenata Gruba podela memorijskih elemenata: Mehaničke Prenosive Memorijske medijume u čvrstom stanju

1. Memorisanje podataka Podela memorijskih elemenata:

1. Memorisanje podataka Razvoj brzine rada procesora i memorija

1. Memorisanje podataka Razvoj performansi memorija u odnosu na procesore

1. Memorisanje podataka Podela poluprovodničkih memorija

1. Memorisanje podataka Uporedne karakteristike različitih vrsta postojanih memorija Tip memorije Kategorija Način brisanja Način upisa Mask ROM Read-only Nije moguće Utiskivanje u silicijum PROM Elektronskim putem EPROM Read-mostly UV svetlo EEPROM Elektronsko, na nivou bajta Flash Elektronsko, na nivou bloka

1.1 ROM memorije 1.1.1 ROM memorije sa fiksnim sadžajem (MASK ROM)
1.1.2 Programibilne ROM memorije (PROM) 1.1.3 Programibilne ROM memorije sa mogućnošću brisanja

1.2 RAM memorije 1.2.1 Statičke poluprovodničke memorije (SRAM)
1.2.2 Dinamičke poluprovodničke memorije (DRAM) Kapacitivna memorijska ćelija

1.2 RAM memorije Memorijske ćelije DRAM organizovane u dvodimenzio-nalne nizove redova i kolona Primena osvežavanja DRAM korišćenjem distribuisanog i sekvencijalnog osvežavanja

1.3 Pakovanje memorija DIP - (Dual Inline Package)
SIMM (Single Inline Memory Module)

1.3 Pakovanje memorija DIMM (Dual Inline Memory Module)
RIMM (Rambus Inline Memory Module)

1.4. DIMM (Dual Inline Memory Module)
tri glavne arhitekture: UDIMM (neregistrovani DIMM) UDIMM nema mogućnost baferovanja DRAM signala na DIMM

RDIMM (registrovani DIMM) RDIMM baferuje takt DRAM, komandne signale i adresne signale DIMM

FB-DIMM (potpuno baferovani DIMM) FB-DIMM baferuje DDR2 SDRAM signale na FB-DIMM

FB-DIMM (potpuno baferovani DIMM) FB-DIMM point-to-point, redna (serijska) arhitektura velike brzine

FB-DIMM (potpuno baferovani DIMM) Brzina rednih podataka za FB-DIMM redne veze zavisi od brzine DDR2 SDRAM na FB-DIMM FB-DIMM memorijski kontroler podržava četiri kanala od kojih svaki kanal ima do osam FB-DIMM. Jednim FB DIMM od 1GB se može omogućiti 32 GB sistemske memorije

2. Trendovi u PC sistemskoj memoriji
Računarske tehnike neprestano napreduju u skladu sa sve većim zahtevima performansi, pri čemu ni napredak sistemske memorije ne zaostaje Sistemska tehnologija je lagano napredovala u kapacitetu i performansima, i to kako bi ispunila sve više rastuće potrebe drugih hardverskih podsistema i softvera.

2.1. Uloga memorije u sistemu
Primarna uloga memorije je da sačuva kodove i podatke za procesor. Memorija igra glavnu ulogu u efikasnom radu I/O uređaja kao što su grafički adapteri i disk drajveri. Sistemska memorija funkcioniše kao osnovna komponenta čuvanja za kodove i podatke procesora, i kao centralna tačka prenosa za bilo kakav prenos podataka.

2.2. Faktori performansi Parametri memorije koji utiču na rad sistema su kapacitet, propusnost i kašnjenje: Kapacitet Propusnost Latenca

2.3. Memorijske tehnologije koje se trenutno koriste
Tokom vremena, PC sistemska memorija se razvijala tako da poveća kapacitet i širinu opsega, ali i da smanji latencu. Danas se koriste tri glavna memorijska interfejsa: Sinhroni DRAM DDR SDRAM Rambus

SDRAM SDRAM (sinhroni DRAM) je dizajniran da sinhronizuje DRAM operacije sa ostatkom računarskog sistema i da eliminiše definisanje svih različitih načina rada memorijskih operacija zasnovanih na sekvenci CE#, ili na ivičnim tranzicijama tipa RAS#, CAS# i WE#. Brzina takta interfejsa je počela od 66 MHz, nastavila do 100 MHz, a danas može da radi i na 133 MHz u dodatoj sistemskoj memoriji. Komponenta poluprovodnika sistemske memorije može da pruži 4, 8 ili 16 bita za svaki prenos. SDRAM modul kombinuje komponente tako da pružaju 64 bita pri svakom prenosu.

2.3.2. Registrovani memorijski moduli
Registrovani memorijski moduli uvode poseban takt kašnjenja Ne vrši se uticaj na celokupni sistem jer povećani kapacitet više nego nadoknađuje povećano latencu. Registrovani memorijski moduli se ovim bavi na taj način što uključuje registar takta koji razdvaja signale, koji dolaze do adresne linije.

2.3.3. Trenutne SDRAM implementacije
133-MHz SDRAM se danas koristi u gotovo svim računarima. Dvostruki SDRAM interfejsi se koriste na serverima sa povećanom širinom opsega i kapacitetom. Postoje i SDRAM frekvencije preko 133MHz, ali se koriste u specijalnim aplikacijama kao što su grafički kontroleri.

DDR SDRAM Sličan standardnom DRAM, ali ima dodatne impulse koji rade na istim frekvencijama kao i takt. Podaci se prenose kako pri uzlaznoj, tako i pri silaznoj putanji ovog impulsa. Propusnost za DDR je 1600MB/sec za PC1600 i 2133MB/sec za PC2100. DDR ima minimalni rastući sistem, i prihvatljive troškove iznad standarda SDRAM-a, ali će ovi troškovi biti sve manji sa nastankom poboljšanja u poluprovodničkim procesima.

Rambus I komande, i podaci se prebacuju putem magistrale od memorijskog haba do modula. Postoje dve komandne magistrale – RAS magistrala i CAS magistrala, kao i jedna magistrala podataka. Odvojene komandne, i magistrale podataka, zajedno sa identičniom dužinom paketa, dozvoljavaju memorijskom habu da poboljša prenos, ostvari veću korisnost magistrale. Rambus put podataka pruža 16 bita po prenosu, u 800 miliona prenosa po sekundi. Maksimalna moguća memorija na Rambus-u iznosi 256MB sa 64Mb čipova, 512MB sa 128Mb čipova, i 1024 gigabajta(GB) sa 256Mb čipova. Ova tehnologija će biti najtraženija na tržištu sve dok neke druge implementacije ne ispune očekivane performanse.

DDR Ključni prelaz u PC memorijskom interfejsu biće povećanje u DDR brzini takta sa 133MHz na 166MHz sa odgovarajućom brzinom prenosa podataka od 333 megatransfera/sec. Ovo obezbeđuje 2.7 GB/sec širine opsega, i smanjenje kašnjenja pri pristupu procesoru koje je proporcionalno povećanju brzine takta. Sledeća DDR tranzicija, DDR II počinje sa frekvencijom takta od 200 MHz i sa brzinom prenosa podataka od 400 megatransfera po sekundi za širinu opsega od 3.2GB/sec.

ADT Tehnologija memorijskog interfejsa koja se tek pojavljuje, i čija se proizvodnja očekuje tek nakon DDR II. Detalji o interfejsu i dalje nisu javno saopšteni. Očekuje se da ADT prvenstveno služi desktop aplikacijama. Postoji velika mogućnost da će se prihvatiti samo jedan od ovih standarda u PC industriji, i da će on uključiti karakteristike obe tehnologije.

2.4. Predstojeće promene Poboljšanja u performansima memorijskog interfejsa zahtevaju napredak i u poluprovodničkoj tehnologiji, kao i u tehnikama koje se koriste da održe integritet signala i vreme interfejsa. Postoje i izazovi u stvaranju većeg kapaciteta i povećanja brzine na osnovu Murovog zakona. Veoma je teško da se komponente smanje a da u isto vreme budu brže. Troškovi, smanjenje veličine i održanje pouzdanosti interfejsa sistemske memorije predstavljaju veliki problem usled rasta performansi.

3. FLEŠ MEMORIJE Ovaj tip memorije predstavlja poboljšana verzija EPROM-a u tom pogledu što se može programirati i brisati električnim putem bez izlaganja UV svetlosti. Približno iste cene kao i EPROM. Dve ključne razlike su ekstremno tanak dielektrik koji postoji između plivajućeg gejta i silicijumskog substrata, i mogućnosti da se dovedu promenljivi polarizujući naponi na sors i upravljački gejt tranzitora. Kod današnjih fleševa broj brisanja je ograničen, i specifira se na Fleš čipovi se svrstavaju u dve osnovne kategorije NOR NAND

3. FLEŠ MEMORIJE NOR fleševi su arhitekture sa proizvoljnim pristupom koji u toku čitanja podataka funkcionišu kao EPROM-i. pogodne za čuvanje koda pokretačkog programa (boot code), kao i drugih drugih programa. NAND fleš je arhitektura sa sekvencijalnim pristupom koja segmentira memoriju na veći broj stranica, obično obima 256 ili 512 bajtova. karakterišu se većom gustinom u odnosui na NOR fleševe, što ih čini idealnim za čuvanje velike količine podataka.

3. FLEŠ MEMORIJE Kod velikog broja savremenih fleš memorija implementiran i visoko performansni burst – prenos režim rada. Najveći broj fleš čipova se koristi kod procesora opšte namene. Presek Flash ćelije

3. FLEŠ MEMORIJE Operacija upisivanja u fleš memoriji ne svodi se samo na dovođenje novih podataka na čip, i zatim na aktiviranje signala write-enable, kakav je to slučaj kod RAM-ova. Proces brisanja sadržaja traje duže u odnosu na čitanje. U toku operacije brisanja, svaki fleš bit mora da se komutira na specijalne naponske nivoe. To je razlog zbog čega se fleš memorija ne briše istovremeno na principu 'bit po bit' ili 'bajt po bajt', nego se briše ceo blok. zbog ograničenog broja dozvoljenih operacija brisanja, radi ravnomerne distribucije, u pristupima se vodi računa o tome u kom bloku se odgovarajući podaci nalaze.

3. FLEŠ MEMORIJE Fleš čipovi nisu standardizovani kao EPROM-ovi.
Različiti proizvođači preporučuju svoje sopstvene algoritme za programiranje. Hardverska zaštita blokova je veoma važna.

3. FLEŠ MEMORIJE Na osnovu zahteva koji izdaje mikroprocesor, a u skladu sa definisanim algoritmom za upravljanje radom fleša, kontrolna logika fleš memorije određuje koji se deo fleš memorije briše, koji programira, ili čita. sekvenca za brisanje Cycle Write Address Write Data 1 0 x 555 0 x AA 2 0 x 2AA 0 x 55 3 0 x 80 4 5 6 Erase address Erase command

3. FLEŠ MEMORIJE Da bi se obrisao ceo čip, vrednosti adresa/podaci u ciklusu 6 treba da je 0x555/0x10. Da bi obrisali jedan sektor vrednost adresa u ciklusu 6 treba da je sektor adresa 0x30. U trenutku kada se izvršava komanda, magistrala podataka se konvertuje u statusno komunikacioni mehanizam. U toku procesa brisanja dobija se povratna vrednost koja je različita od 0xFF.

3. FLEŠ MEMORIJE Za svaku lokaciju koju programiramo, obavlja se programsko komandna sekvenca koju čine sledeća 4 koraka Kod čipa 29LV001B pored softverske reset komande postoji i hardverski reset signal. Cycle Write Address Write Data 1 0 x 555 0 x AA 2 0 x 2AA 0 x 55 3 0 x A0 4 Write address Write command

3. FLEŠ MEMORIJE Hardverska memorijska zaštita se vrši u toku izrade sistema, dovođenjem preko posebnog uređaja, na određenim pinovima memorijskog čipa na veće napone od minimalnih. Ovi pinovi se pune na 12V dok se adresa sektora koji treba da se zaštititi dovodi na ostale adresne pinove. Prethodno zaštićeni sektori se mogu učiniti privremeno nezaštićenim dovođenjem 12V na pin reset preko posebnog kola.

4. EEPROM Electrically erasable programmable ROM je prethodnik flash memorije. E2PROM, je po bitu skuplja memorija za pravljenje od EPROM-a ili flash-a, zato što individualni bitovi mogu da se brišu nasumično bez uticaja na susedne lokacije. Serijski EEPROM uređaji mogu da se nađu u DIP ili SOIC paketima. Serijski EEPROM-i, međutim, su vrlo popularni zbog veoma male veličine i niske potrošnje struje. Gustina se kreće od 16 bajta do nekoliko kilobajta. potrošnja energije se meri u nanoamperima i mikroamperima umesto u miliamperima, što je slučaj sa standardnim flash-om, paralelnim EEPROM-om i EEPROM uređajima.

5. ASINHRONI SRAM Statički RAM ili SRAM je najosnovnija stalna memorija, vrlo laka za korišćenje i nalazi se u skoro svakom kompjuteru u jednoj ili drugoj formi. Sastoji se od niza lečeva zajedno sa kontrolama i logikom za dekodiranje da se pronađe adresa za čitanje ili pisanje. SRAM leč je stvoren spajanjem dva invertera u petlju. Jedna strana petlje ostaje stabilna u željenom logičkom stanju, a druga ostaje stabilna u suprotnom stanju.

5. ASINHRONI SRAM Tipična implementacija SRAM bita
Dvosmerni tranzistori sa bilo koje strane leča omogućavaju i čitanje i pisanje. Tipična implementacija SRAM-a zahteva šest tranzistora po bitu memorije: dva tranzistora za svaki inverter i dva tranzistora za prolaz.

5. ASINHRONI SRAM Pisanje se izvršava svaki put kada je WE* signal nizak. Za razliku od EPROM-a, ali slično flash-u, magistrala podataka je bidirekciona tokom normalnih operacija. Čim je pisanje završeno, mikroprocesor bi trebalo da postavi magistralu podataka u stanje visoke impedanse. Kada je OE* postavljen, SRAM počinje da koristi magistralu podataka i izlaz reflektuje sadržaj podataka na lokaciji sa adresne magistrale.

5. ASINHRONI SRAM Pre sveopšteg širenja flash-a, mnogi kompjuterski dizajni u 1980-im su koristili asinhroni SRAM sa dodatkom baterije kao sredstvo implementiranja stalne memorije za čuvanje konfiguracionih informacija sistema. SRAM koji trenutno nije upotrebi troši samo mikroampere struje, mala baterija može da održava sadržaj SRAM-a nekoliko godina. Nedostaci su manjak sigurnosti u čuvanju vrednih konfiguracionih informacija i potreba za baterijom da bi se očuvao sadržaj memorije. SRAM se ne implementira samo kao niz diskretnih memorijskih čipova, već je često integrisan u druge tipove čipova, uključujući mikroprocesore.

6. ASINHRONI DRAM SRAM je možda kratkotrajna memorija koja je najlakša za korišćenje, ali nije najjeftinija u velikim gustinama. Svaki bit memorije zahteva od četiri do šest tranzistora. Veoma efikasan element za kratkotrajno čuvanje podataka može da se stvori pomoću kondenzatora i jednog tranzistora Kao kod SRAM-a, tranzistor na prolazu dozvoljava i čitanje i upis stanja elementa za čuvanje podataka. Jedan kondenzator zauzima mesto leča sa više tranzistora.

6. ASINHRONI DRAM SRAM-u se pristupa davanjem cele adrese simultano.
DRAM adresa se predstavlja u dva dela: adresa reda i adresa kolone. Prvo se učitava adresa reda, ili pulsira (strobe), u leč adrese reda pomoću pulsa adrese reda, ili RAS*-a, praćen adresom kolone pomoću pulsom adrese kolone, ili CAS*. Faza adrese kolone je ona kada WE* ili OE* signali imaju efekat.

6. ASINHRONI DRAM Memorijski kontroler je odgovoran da održava tajmer osvežavanja i pokrene operaciju osvežavanja dovoljno često da bi se garantovao integritet podataka. Ne osvežava se svaki bit pojedinačno, već se čitav red osvežava u jednom trenutku. Interni brojač osvežavanja se povećava svaki put posle osvežavanja, tako da svaki red, pa samim tim i svaki bit, bude obnovljen.

6. ASINHRONI DRAM Nedostatak DRAM-a je da se samo delimično može kompenzovati njegovo sporije vreme pristupa. Najpopularniji računarski sistemi rešavaju problem brzine implementiranjem mehanizama keširanja na osnovu SRAM-a, gde se mali delovi memorije prvo smeštaju u SRAM tako da mikroprocesor ne mora dugo da čeka na nove podatke kada su mu potrebni. U svom jezgru, SDRAM radi veoma slično kao DRAM ali sa sinhronim interfejsom magistrale koji omogućava brže memorijske transakcije.

6. ASINHRONI DRAM Osnovni rad čitanja DRAM-a
Adresa se učitava na opadajuću ivicu pulsa, nešto malo nakon čega adresa može da se promeni. Asinhroni DRAM je poznat po svojim brojnim detaljnim zahtevima za tajming. Osnova transakcije pisanja je slična jednom čitanju.

6. ASINHRONI DRAM Transakcija pisanja počinje učitavanjem adrese reda.
Identitet transakcije je povezan sa opadajućom ivicom CAS* signala, DRAM čip zahteva određena podešavanja i vreme zadrške ovih signala oko opadajuće ivice CAS*-a. Hibridna transakcija čitanje/pisanje, nazvana read-modify-write, je takođe podržana da bi se poboljšala efikasnost memorijskog podsistema. U čitaj-promeni-piši operaciji, mikroprocesor uzima reč iz memorije, vrši brzu promenu nad njom, i onda je ponovo upisuje kao deo originalne transakcije.

6. ASINHRONI DRAM Prvobitni DRAM-ovi su bili vrlo spori.
Rezultat činjenice da je pristup samo jednoj lokaciji zahtevalo vremenski zahtevan sled RAS* koji je praćen CAS* signalom. Za razliku od svoji prethodnika, EDO DRAM ne isključuje čitanje podataka kada se pojavi CAS* signal. Prednosti EDO-a mogu da se pravilno posmatraju u slučaju čitanja. asinhrnoni DRAM može da podrži preko 1000 pravilnih pristupa za datu adresu reda. Što je duži tok podataka (data burst) to je manja cena po prenesenom bitu, zato što je vreme postavljanja adrese amortizovano svakom prenesenom rečju.

6. ASINHRONI DRAM Drugo praktično ograničenje transakcija straničenja i svih transakcija DRAM-a uopšte, je cena osvežavanja. DRAM kontroler mora da vrši periodične operacije osvežavanja. U bilo kom trenutku vremena, zakazana operacija osvežavanja može da bude malo pomerena da bi se udovoljilo zahtevu CPU-a, ali ne do te tačke gde kontroler zaostane. DRAM ima brojne prednosti nad SRAM-om, ali i cenu povećane kompleksnosti kontrolera i smanjenih performansi u određenim primenama. DRAM koristi multipleksiranu magistralu za adrese, koja štedi broj pinova i omogućava manje, jeftinije pakovanje i ožičavanje štampane ploče.

7. MULTIPORT MEMORIJA Većina memorijskih uređaja, sadrže jedan interfejs preko koga se pristupa njihovom sadržaju. Kada je deljena memorija velika, i kada nije potreban simultani pristup većem broju zahteva, arbitracija je efikasan mehanizam. Sredstvo deljenja memorije bez arbitracione logike i sa mogućnošću simultanog pristupa je konstruisanje pravog višeportnog memorijskog elementa. Svaki port može da bude sposoban za čitanje/pisanje, samo za čitanje ili samo za pisanje, zavisno od implementacije i primene.

7. MULTIPORT MEMORIJA Većina višeportnih memorija su dvo-portni elementi. Prava dvo-portna memorija ne stavlja ograničenja na bilo koju od transkacija na portovima u bilo kom vremenskom trenutku. Konflikti se javljaju kada jedan potražilac piše memorijsku lokaciju dok drugi pokušava da čita ili piše istu lokaciju. Jedna uobičajena primena dvo-potrnih memorija je deljenje informacija između dva mikroprocesora

7. MULTIPORT MEMORIJA Dvo-portna memorija leži između mikroprocesora i može da se izdeli u odvojene korpe za poruke. Korpa A sadrži poruke koje je napisao CPU A a čita ih CPU B. Korpa B sadrži poruke koje je napisao CPU B a čita ih CPU A. Čitav proces može da radi ovako: CPU A piše poruku za CPU B u Korpu A. CPU A postavlja prekid na CPU B indicirajući da postoji poruka koja čeka u Korpi A. CPU B čita poruku iz Korpe A. CPU B potvrđuje prekid koji je postavio CPU A. CPU A skida prekid sa CPU-a B.

7. MULTIPORT MEMORIJA Ovakva implementacija sprečava konflikte dvo-portne memorije zato što jedan CPU neće čitati poruke pre nego što je potpuno napiše drugi CPU i nijedan CPU ne piše u obe korpe.

8. FIFO First-in-first-out (FIFO) memorije su uređaji posebne namene koji implementiraju osnovnu strukturu reda koja ima široku primenu u računarstvu i komunikacionoj arhitekturi. Tipičan FIFO ima dva jednodirekciona porta bez ulaza za adrese: jedan za pisanje i drugi za čitanje. FIFO nije memorija sa slučajnim pristupom već sekvencijalna memorija. Jedanput kada se element podataka pročita, ne može da se pročita ponovo. Podležni uslovima overflow (prepunjenju) i underflow (ispražnjenju).

8. FIFO FIFO se stvara okruživanjem dvo-portnog memorijskog niza – uglavnom SRAM-a, ali može da se radi i sa DRAM-om za određene primene – sa pokazivačem za pisanje, pokazivačem za čitanje i kontrolnom logikom kao što je prikazano.

8. FIFO FIFO se ne adresira linearno; već se pravi da formira neprekidan krug memorije koja je adresirana pomoću dva pokazivača. FIFO interfejs može biti asinhron (bez takta) ili sinhron (sa taktom). Sinhroni FIFO ima prednosti poboljšanog tajminga interfejsa, zato što flopovi smešteni na ulaz i izlaz uređaja smanjuju vremenske potrebe za poznata podešavanja, čekanje i clock-to-out specifikacijame. Jedna uobičajena uloga koji FIFO ima je prelaženje iz domena takta

8. FIFO Može se koristiti ili asinhroni FIFO ili sinhroni dual-clock FIFO da se reši ovaj problem. Druga uobičajena primena FIFO-a je podešavanje brzina gde neki izvor podataka daje veliku količinu podataka odjednom a korisnik podataka uzima podatke redovnije

8. FIFO Da bi podešavanje brzine protoka podataka radilo pravlno, prosečan protok tokom vremena na ulaznom i izlaznom portu FIFO-a mora biti jednak, zato što je kapacitet FIFO-a konačan. Dubina FIFO-a pokazuje koliko velika razlika čitanja/pisanja može da se toleriše bez gubljenja podataka. Čitanje DRAM-a za ponovnoo punjenje FIFO-a mora da se vremenski pažljivo podesi, da se simultano spreči uslovi prepunjenja i ispražnjenja.

8. FIFO Mora da se postavi prag popunjenosti FIFO-a, ispod koga se pokreće čitanje DRAM-a. Ovaj prag mora da garantuje da postoji dovoljno mesta u FIFO-u da bi se primila količina podataka iz DRAM-a, izbegavajući prepunjenje. Takođe mora da se garantuje da u najgorem mogućem vremenu odziva DRAM-a postoji dovoljna količina podataka u FIFO-u da se zadovolji komunikacioni interfejs, sprečavajući ispražnjenje.

9. Memorijske tehnologije visokih performansi
Memorija je interesantan i potencijalno izazovan deo dizajniranja digitalnih sistema. Veliko PC tržište se pomera ka memorijskim kolima većih gustina, tako da je moguće da će se DRAM koji ste udobno koristili u svom dizajnu pre nekoliko godina prestati da se proizvodi a proizvođači promene proizvodnju na delove sa većom potražnjom. Memorija je u osnovi digitalni blok za izgradnju koji se koristi za mnogo više od čuvanja programa i podataka za mikroprocesor . Zbog brzog koraka industrije ni jedna knjiga ne može da se koristi kao sveža referneca memorijskih tehnologija za dugo.

9.1. SINHRONI DRAM Lakše je dizajnirati sistem kod koga svi interfejsi i uređaji rade sinhrono tako da tajming interfejsa postane podešavanje dodirnih tačaka i vremena zadrške. Sinhroni DRAM ili SDRAM je obrt u osnovi asinhronih DRAM tehnologija koje su tu već decenijama. Jedan faktor koji dodaje zadršku u proizvoljnom pristupu u svim vrstama DRAM-a je vreme aktiviranja reda: red prvo mora da se aktivira pre nego što se postavi adresa kolone i podaci budu pročitani ili upisani. SDRAM-ova unutrašnja logika stanja radi sa diskretnim komandama, za razliku od implementacije DRAM-a sa asinhronim interfejsom. I dalje postoje poznati signali RAS* i CAS*, ali oni funkcionišu sinhrono kao deo drugih kontrolnih signala.

9.1. SINHRONI DRAM Mnogi SDRAM uređaji se proizvode sa širinom magistrale podataka od više bajtova. Za kompletan opis signala interfejsa SDRAM-a i operacionih karakteristika, treba konsultovati šeme proizvođača SDRAM-a.

9.1. SINHRONI DRAM Primer kako se ovi signali koriste da se implementiraju transakcije i služi kao korisno sredstvo za ubacivanje sinhronog interfejsa. Smatra se da su CS* i CKE podešeni na nisko i visoko, respektivno, i nisu prikazani zbog jasnoće.

9.1. SINHRONI DRAM Prvi zahtev da bi se čitalo iz SDRAM-a je da se aktivira željeni red u željenoj memorijskoj skupini. Tokom ciklusa kada je takt besposlen, javlja se komanda nema-operacije (NOP) ostavljanjem neaktivnim RAS*, CAS* i WE* signala.

9.1. SINHRONI DRAM Kada kontroler jednom izda RD komandu, mora da sačeka određeni broj ciklusa takta pre nego što SDRAM vrati podatke. Ovo kašnjenje je poznato kao CAS lantecy (CAS latenca), ili CL. SDRAM je tipično implementiran sa dve opcije za latencu: dva i tri ciklusa. Jedan ciklus dodatnog kašnjenja će biti i izbalansiran većim brzinama protoka podataka.

9.1. SINHRONI DRAM Kao što je prethodno kazano, DQM signali funkcionišu kao onemogućavanje izlaza pri čitanju. DQM magistrala prati CAS* tajmiranje i vodi podatke po broju ciklusa definisanih u selekciji CAS kašnjenja.

9.1. SINHRONI DRAM Kao suprotnost, upis podataka nema pridruženu latencu slično CAS*-u. Pisanje podataka počinje dolaskom u istom ciklusu kada je postavljena WR/WRA komanda, kao što je prikazano na slici na predhodnom slajdu. Kad se radi sa SDRAM nizovima sastavljenih od uređaja širine od jednog bajta, moguće je da se podigne čip selekt sa onih linija bajtova koje ne želimo da pišemo.

9.1. SINHRONI DRAM Kada se transakcija završi, red je ostavljen ili aktiviran ili pripremljen, u zavisnosti od AP-a tokom postavljanja CAS*-a. Posle konfigurisanja SDRAM-a za određenu dužinu protoka, očekivaće se da sve transakcije budu te dužine. Kontrolni signali su slobodni tokom dela prenosa podataka prve transakcije, dozvoljavajući novom zahtevu da se postavi pre završetka tekuće transakcije.

9.1. SINHRONI DRAM Kada čitanje sledi pisanje, komanda čitanja ne može da se izda dok se pisanje podataka ne završi, što uzrokuje period besposlenosti magistrale ekvivalentan selektovanom CAS zakašnjenju. Kao što je kontroler sposoban da postavi novi RD na slici 9.1.5, može takođe da postavi ACTV da se aktivira druga skupina.

9.2. DOUBLE DATA RATE SDRAM Funkcionalno, DDR i uređaji jednostruke brzine (SDR single data rate) su vrlo slični. DDR SDRAM sadrži unutrašnje puteve za podatke koji su duplo širi od eksternih magistrala podataka. Razlika u širini dozvoljava većem delu unutrašnje logike da radi na nižim SDR frekvencijama dok daje željenu eksternu propusnost sa polovinom pinova, potrebnim sa običnim SDRAM-om. Da se ne bi koristio takt 2x brzine, stavlja se par komplementarnih taktova, CLK i CLK*, koji su pomereni fazno za 180° jedan u odnosu na drugi.

9.2. DOUBLE DATA RATE SDRAM Interfejs podataka sadrži masku koja je preimenovana u DM i novi pulsni signal podataka DQS. DM funkcioniše kao DQM kod SDR uređaja, ali radi na DDR-u da odgovara na ponašanje podataka.

9.2. DOUBLE DATA RATE SDRAM DQS je bidirekcioni takt koji se koristi da se pomogne tajmiranje magistrale podataka pri čitanju i pisanju. Podešavanje i vremena zadrške su podešavaju relativno i na uzlaznu i na silaznu ivicu DQS-a, tako da DQS prelazi sredini prozora za validaciju podataka. DQS i podaci na izlazu za čitanje se tajmiraju u odnosu na CLK/CLK*. DQS prelazi u otprilike isto vreme kao podaci, pa tako prelazi na početku okvira za validne podatke.

9.2. DOUBLE DATA RATE SDRAM Kada se čita, 2n bitova se hvata iz DRAM niza na CLK domen i ubacuje se u 2:1 multiplekser koji prebacuje SDR/DDR takt domene. U kombinaciji sa DQS generatorom, multiplekser se prelazi dvostrukom CLK brzinom da se proizveo interfejs dvostruke brzine. Pisanje funkcioniše u reverznoj šemi, smeštanjem u stek dve n-bitne reči zajedno da bi se formirala 2n-bitna reč u domenu DRAM CLK-a.

9.2. DOUBLE DATA RATE SDRAM DDR SDRAM karakterišu stroge specifikacije tajminga zbog svojih operacija velikih brzina: 333-MHz brzina podataka sa 167 MHz taktom nije neouobičajena radna frekvencija. Za pouzdan rad, mora da se izvrši pažljivo planiranje memorijskog kontrolera i dizajna štampane ploče da bi se osiguralo da se podaci hvataju i u vremenu malom čak do 1.5 ns. Tretiranje DDR SDRAM magistrale podataka kao sors-sinhrone, garantuje se da će okvir za validne podatke koje daje uređaj biti dostupan za učitavanje.

9.2. DOUBLE DATA RATE SDRAM Dok SDRAM zahteva stalan DQS u odnosu na podatke za pisanje, memorijski kontroler može da koristi ili DQS ili sors-sinhronu verziju CLK-a sa kojom tajmira čitanje podataka. Korišćenje DQS-a dodaje kompleksnost, zato što je to u suštini bidirekcioni takt. Da bi se postiglo sors-sinhrono čitanje magistrale podataka, potrebna je sužena verzija CLK/CLK*-a koja je u fazi sa vraćenim podacima tako da memorijski kontroler vidi tajming kao memorijski kontroler kod SDRAM-a.

9.2. DOUBLE DATA RATE SDRAM Sa izuzetkom bržih magistrala podataka, DDR SDRAM fukcioniše veoma slično kao konvencionalni SDRAM. . DQS prelazi sa ulaza (trećeg stanja – visoke imedanse) na izlaz su za jedan ciklus (1.5 ciklusa za CL = 2.5) posle postavljanja komande za čitanje. Čitanje može da se izvršava jedno za drugim da bi se postiglo visoko iskorišćenje magistrale sakrivanjem redova i zakašenjenja CAS kašnjenja, kao kod SDR SDRAM-a.

9.2. DOUBLE DATA RATE SDRAM Za razliku od SDR SDRAM-a, upisivanje podleže kratkom kašnjenju između postavljanja komande za pisanje i isporučivanja podataka. Prvo pisanje podataka se daje na prvu uzlaznu ivicu DQS-a nakon postavljanja komande za pisanje. DQS ne ulazi u SDRAM odmah nakon postavljanja komande za pisanje.

9.2. DOUBLE DATA RATE SDRAM Zabrane brane sudar između SDRAM-a i memorijskog kontrolera kada pisanje sledi čitanju davanjem vremena SDRAM-u da isključi DQS drajver. Pisanja mogu da se izvršavaju jedno za drugim da bi se efektivnije iskoristio interfejs uređaja. Kada se prelaizi između čitanja i pisanja, dolazi do minimalnih kašnjenja u situacijama kao kod konvencionalnog SDRAM-a. Zato što pisanje podataka kasni za komandom za pisanje za jedan ciklus takta, jedan ciklus se gubi kada pisanje ide nakon čitanja, zato što se komanda za pisanje ne izdaje sve dok se prenos podataka za čitanje ne završi (kao kod SDR SDRAM-a). U suprotnom pravcu, postavljeno je eksplicitna latenca od jednog ciklusa kada se izda komanda za čitanje nakon protoka podataka za pisanje

9.3. SINHRONI SRAM Kao DRAM, SRAM visokih performansi je prebačen sa sinhronog interfejsa da bi se dobila poboljšanja u performansama. Dva osnovna tipa SSRAM-a su flow-through (sa direktnim-tokom) i pipelined (protočni). Flow-through uređaji registruju samo ulazne signale i zato su sposobni da vrate podatke odmah nakon nalaženja zahtevane adrese na uzlaznu ivicu signala. Pipeline uređaji registruju i ulazne i izlazne signale, sa teretom dodavanja ciklusa kašnjenja kada se vraćaju pročitani podaci.

9.3. SINHRONI SRAM U primenama gde su brzine takta ispod 100 MHz, verovatno je bolji flow-through SSRAM zbog njegovih manjih kašnjenja. Standardni SSRAM uređaji podržavaju protok od četiri reči pomoću dvo-bitnog unutrašnjeg brojača koji se učitava da bi se pomoglo kešu i drugim primenama koje rade koristeći ovakav protok. SSRAM sadrži jednu ili više kontrolnih signala koji definišu da li memorijski ciklus koristi adresu koja je dovedena spolja ili internu lečovanu adresu i brojač.

9.3. SINHRONI SRAM Umetnuti mod tera način pristupa u dva para gde svaki par sadrži parnu i neparnu adresu, sa A[1] držanim za konstantu kao što je prikazano u tabeli. Normalni SSRAM pokazuje različita kašnjenja pri čitanju i pisanju: pisanje podataka može da se postavi u istom ciklusu kada i adresa i signal za pisanje, ali čitanje ima jedan ili dva ciklusa zadrške, zavisno od korišćenog uređaja.

9.3. SINHRONI SRAM ZBT uređaji rešavaju problem nezaposlenosti magistrale pri promeni, ubacivanjem simetričnih zadrški između adresa i podataka, bez obzira da li je transakcija čitanje ili pisanje. Flow-thoroug ZBT uređaji daju podatke na prvu ivicu takta koja prati odgovarajuću komandu/adresu. Pipelined ZBT SSRAM daju podatke na drugu ivicu takta koja prati odgovarajuću adresu/komandu kao što je prikazano.

9.3. SINHRONI SRAM ZBT SSRAM uređaji daju prednost za primene sa čestim promenama čitanja/pisanja. SSRAM je veoma popularan u računarstvu visokih performansi i mrežnim primenama. Mrežna oprema dosta koristi SSRAM za baferovanje i primenu za lookup tabele. SSRAM uređaji se uobičajeno nalaze u gustinama od 2 do 16 Mb sa magistralama od 16-, 18-, 32- i 36-bita.

9.4. DDR i QDR SRAM DDR (dvostruka brzina podataka) SDRAM je povećao brzinu i performanse povećanjem taktne brzine i prenosom dva bita podataka u jednom taktnom ciklusu. DDR SDRAM kratkim signalima operišu nad velikim brojem memorijskih lokacija u jednoj komandi čitanja ili upisivanja.

9.4. DDR i QDR SRAM DDR SDRAM poseduju više grupa kako bi omogućili višestruk pristup memoriji, što povećava ukupni propusni opseg. Četiri grupe zahtevaju dva bita za adrese grupa (BA0 i BA1).

9.4. DDR i QDR SRAM DDR SDRAM sa četiri grupe radi na sledeći način:
Prvo, komanda aktiviranja otvara red u prvoj grupi. Druga komanda aktiviranja otvara red u drugoj grupi. Bilo koja kombinacija komandi čitanja ili upisivanja može biti poslata bilo prvoj ili drugoj grupi. Kada se završe ove operacije u jednoj grupi, komanda obnavljanja zatvara red i grupa je spremna za novu komandu aktiviranja i novo otvaranje određenog reda.

9.4. DDR i QDR SRAM Napomenimo da je snaga koja je potrebna za DDR SDRAM povezana je sa brojem grupa sa otvorenim redovima. Više otvorenih redova zahtevaju više snage, a i veći redovi takođe. Zbog toga se za primene gde je neophodna niža snaga potrošnje treba otvarati samo po jedan red iz svake grupe, a ne treba otvarati višestruke redove u isto vreme. Preplitanje uzastopnih memorijskih reči u uzastopnim memorijksim grupama je podržano kada su adresni bitovi grupa povezani sa adresnim bitovima nižeg reda u memorijskom sistemu.

9.4. DDR i QDR SRAM Sa magistralama podataka koje rade na duplim efektivnim frekvencijama adresne magistrale, veličina protoka od dve reči garantuje da se prenosi za proizvoljan pristup mogu izdati u bilo kom redosledu bez opadanja u širini opsega interfejsa podataka. Kao kod DDR SDRAM-a, moraju da se koriste specijalne tehnike taktovanja da bi se omogućio dizajn pouzdanog interfejsa na dovoljno velikim brzinama merene u stotinama megaherca. DDR SRAM dobija primarni par komplementarnih taktova, K i K*, koji su pomereni fazno za 180° jedan u odnosu na drugi.

9.4. DDR i QDR SRAM Opcionalan drugi par taktova C i C*, moraju da budu istih frekvencija kao K/K*, ali mogu da budu malo van faze da bi se pomerio tajming čitanja podataka prema potrebama kola u kome se primenjuje. Logika za čitanje može da izabere da koristi eho taktove kao sors-sinhrone taktove za čitanje, ili može da koristi drugačiji način da ne koristi eho taktove uopšte. Alternativna šema bi bila da se suzi C/C* tako da je vraćanje podataka u pravoj fazi sa memorijskim kontrolerom K/K*, štedeći kompleksnost brige o različitim domenima takta.

9.4. DDR i QDR SRAM DDR SRAM se proivodi u jednostrukoj i običnoj I/O (SIO i CIO) konfiguraciji da se radi sa vremenom potrebnim za promenu na magistrali. SIO DDR SRAM ima dve magistrale podataka – jedna posvećena dolaznim podacima za pisanje i druga posvećena izlaznim podacima. Kašnjenja između adresa i podataka su identična kod SIO i CIO uređaja. Pisanje podataka počine na prvu uzlaznu ivicu koja dolazi posle komande za pisanje, a čitani podaci se vraćaju početkom druge opadajuće ivice koja ide nakon komande za čitanje.

9.4. DDR i QDR SRAM Komande mogu da se izdaju u kontinuitetu kod SIO uređaja, zato što ne postoji mogućnost za konflikte na magistrali podataka. Bez ciklusa pauze u radu, pisanje podataka bi se dešavalo u istom ciklusu kada i čitanje dve poslednje reči.

9.4. DDR i QDR SRAM U čisto proizvoljnim ciklusima prenosa moguće su kod CIO DDR SRAM-a postići visoke brzine prenosa podataka. CIO uređaji imaju izraženu prednost u smanjenom broju signala zbog jednostruke magistrale podataka. CIO DDR SRAM daje određenu prednost u performansama u određenim primenama, i to na račun dodatnih signala i broja pinova.

9.4. DDR i QDR SRAM Koncept dvostrukog interfejsa podataka je otišao korak dalje razvojem quad data rate™ (QDR-četvorostruka brzina prenosa podataka). Interfejs za adrese/kontrole je dizajniran tako da se može izdati dovoljno komandi da bi se oba interfejsa za podatke potpuno iskoristila. QDR SRAM sa protokom od 4 reči je veoma sličan SIO DDR SRAM-u kada bi ovaj imao isti protok reči. Razlika je da umesto postojanja R/W* signala i aktivacionog signala (LD*), QDR uređaji implementiraju odvojena uključivanja, čitanja i pisanja.

9.4. DDR i QDR SRAM Frekvencija komandi se savršeno poklapa sa prirodom protoka od četiri reči, i potrebna su dva ciklusa da se izvrše. QDR SRAM sa protokom od dve reči se razlikuje od varijante sa četiri reči da je interfejs za adrese/kontorle dvostruke brzine i dozvoljava komandama da se izdaju dvaput brže da bi se održao korak sa kraćim trajanjem prenosa od jednog ciklusa.

9.4. DDR i QDR SRAM Kao što se može primetiti, QDR uređaji mogu da stvarno daju četvorostruki propusni opseg konvenicionalnog SDR SRAM-a, ali samo kada su širine opsega čitanja i pisanja simetrične. Ako primena zahteva veoma veliki propusni opseg u dužem vremenskom periodu za pisanje, a onda isto za čitanje, QDR tehnologija neće da da prave prednosti nad DDR SRAM-om. QDR je koristan u mnogim komunikacionim primenama gde služi kao in-line bafer ili FIFO između dva procesna elementa. Takve primene prikazuju simetrični propusni opseg, zato što ne mogu da čuvaju podatke dugo i moraju brzo da predaju podatke čim su sačuvani da bi se sprečilo prepunjenje ili ispražnjenje.

DDR2 SDRAM DDR2 SDRAM ima nekoliko unapređenja u odnosu na DDR SDRAM. Taktne brzine DDR2 SDRAM su veće, pa se stoga povećavaju i brzine podataka u memoriji. Sa povećanjem taktnih brzina, sve je važniji dizajn i lejaut prenosnih linija i njihovih krajeva. Eliminisanje signala adresa, taktova i komandi je jednostavno jer su ovi signali jednosmerni i završavaju na ploči kola.

DDR2 SDRAM Složenost se povećava povezivanjem višestrukih DDR2 SDRAM na iste signale podataka. DDR2 SDRAM poboljšava integritet signala podataka omogućavanjem ODT opcije (eliminisanja na kraju), tako da ODT signal omogućava ovu opciju i daje sposobnost programu da odredi vrednosti za eliminisanje signala sa DDR2 SDRAM registrima. Rad ODT pruža bolji integritet signala kreiranjem velikog dijagrama oka za prozor važećih podataka, sa povećanim marginama napona, brzinama odziva, smanjenim prekoračenjem i smanjenom ISI (međusimbolskom interferencijom).

DDR2 SDRAM DDR2 SDRAM smanjuje snagu memorijskog sistema jer radi na 1.8 V, što je 72% od napona za DDR SDRAM (2.5V) Još jedna prednost manjih radnih napona je smanjenje razlike u naponima logičkih nivoa. Njihovim korišćenjem se smanjuje šum, preslušavanje, dinamička potrošnja snage i EMI (elektromagnetna interferenicija), dok se povećava margina šuma. Nova osobina koja je uvedena u DDR2 SDRAM je dodatno kašnjenje, koje omogućava fleksibilnost memorijskom kontroleru prilikom slanja komandi čitanja i upisivanja odmah nakon komande aktiviranja.

DDR2 SDRAM DDR2 SDRAM poboljšava propusni opseg za module od 1 Gb i 2 Gb korišćenjem osam grupa. Ovih osam grupa povećavaju fleksibilnost prilikom pristupa velikim DDR2 SDRAM memorijama preplitanjem različitih operacija nad memorijskim grupama. Takođe, za velike memorije, DDR2 SDRAM podržava sve do osam kratkih sekvencijalnih signala.

DDR3 SDRAM DDR3 SDRAM se po razvoju performansi nalazi nakon DDR2 SDRAM-a. DDR3 SDRAM podržava narednu generaciju većih brzina podataka i većih taktnih brzina. stale očekivane promene obuhvataju smanjenje radnog napona za DDR3 SDRAM memorije na 1.5 V, što je 83% napona korišćenog za DDR2 SDRAM od 1.8 V.

DDR3 SDRAM DDR3 SDRAM je memorija koja će biti korišćena u FB-DIMM2 (potpuno baferovanim DIMM2) primenama. Specifikacije DDR3 SDRAM su i dalje u razvoju i predmet su promenama sve dok ne budu odobrene od strane JEDEC. Na JEDEC sajtu je moguće praćenje razvoja specifikacija DDR3 SDRAM memorija.

9.5. MEMORIJA SA ADRESABILNIM SADRŽAJEM
. Ako, na primer, mrežni paket stiže sa osmobitnom identifikacionom vrednošču, ta vrednost može da se iskoristi da se indeksira memorijski niz da se uzmu ili sačuvaju podaci o statusu tog jednog tipa paketa. Takve statusne informacije mogu da se iskoriste za pravljenje filtera, gde fleg bit pokazuje da li se paket sa odreženom informacijom odbacuje ili propušta. Takođe može da se iskoristi da se implementira jedinstveni brojač svake identifikacione vrednoti za čuvanje statistike o tome koliko je paketa sa određenom informacijom primećeno.

Kada paket stigne, njegov osmobitni kod se koristi da se pristupi jednoj memorijskoj lokaciji koja sadrži bit za filtriranje i brojnu vrednost koja se inkrementira i vraća u memorijski niz. Ovo čuva logiku, zato što nije potrebno 256 pojedinačnih brojača. Umesto toga, jedan običan sabirač za +1 uspeva da izrši zadatak uz pomoć kontrolne logike za dekodovanje adresa ugrađene u memoriju.

Memorija sa adresabilnim sadržajem (CAM) rešava ovaj problem sa nizom koji je asocijativna informacija i opcionim odgovarajućim vrednostima podataka. Umesto da se dekodira svih 2N jedinstvenih lokacija na osnovu N-bitne informacije, svaki CAM unos simultano poredi svoju informaciju sa trenutnom. Alternativno, CAM može jednostavno da vrati indeks odgovarajućeg ili najboljeg unosa u nizu, ako taj uređaj nema nikakve pridružene podatke sa asocijativnim informacijama.

Za razliku od konvenicionalnih memorija, CAM mora da se kontroliše sistemskim hardverom i/ili sistemskim softverom da bi pravilno funkcionisao. CAM asocijativne informacije i logika za poklapanje može da se konstruiše ili u binarnom ili ternarnom maniru. Binarni CAM implementira standardne asocijativne informacije u odgovarajućoj širini i važećim bitovima. Ternarni CAM duplira broj bitova asocijativnih informacija da bi spojio parove bitova pridruženih informacija sa svakim stvarnim bitom informacija.

Ternarni CAM se često koristi da se implementira kompleksnija lookup tabela sa pretragama koje su prioriteta u odnosu na broj X bitova u svakoj asocijativnoj informaciji. Upravljanje ternarnim CAM-om sa preklapajućim unosima je kompleksnije od upravljanje binarnim CAM-om, zato što se mora održavati sinhronizacija najboljih unosa sa potrebama primene, čak i kada se u CAM upisuje tokom operacije.

Ako postoji dovoljno mesta u CAM-u, sistem bi mogao da se inicijalizuje i rezerviše slobodna mesta između validnih unosa. Na performanse sistema će uticati kako su podaci smešteni i kako se CAM reorganizuje, zato što je verovatno da će CAM da se pauzira u svojim pretraživačkim funkcijama dok se ne izvrši reorganizacija. Česta je pojava da se CAM udruži sa SRAM memorijom koja stvarno sadrži podatke i koja može, u slučaju potrebe, da se poveća shodno potrebama primene, kao što je prikazano na slici

Kada se kombinuje sa konvencionalnim memorijama i nekom kontrolnom logikom, CAM podsistem se ponekad naziva pretraživač. Pretraživač se razlikuje od samostalnog CAM-a zbog poluautomatskih pretraga u korist drugih entiteta kao što su logika za računanje u hardveru ili softveru. Ovi procesori izvršavaju programe da odvajaju pakete i donose odluke o tome kako će da se rukuje svakim paketom.

10. Projektovanje memorijskog sistema
Par prvih koraka u dizajnu proizvoda podrazumeva zahteve za proizvodom, arhitekturu proizvoda i dizajn podsistema. Jedan od neophodnih podsistema je i memorijski sistem. Dizajn memorijskog sistema zavisi od veličine memorije, brzine, snage, postojećih standarda, novih standarda koji se razvijaju, korišćenja nekih starih dizajna i ostalih zahteva.

10.1. Simulacija dizajna Ključni deo dizajna memorijskog sistema je simulacija dizajna. Iskustvo je pokazalo da promena vrednosti otpornosti otpornika od samo par oma može imati značajan uticaj na pouzdanost rada samog memorijskog sistema. Simulacija dizajna memorijskog sistema takođe treba da uključi efekte opterećenja u slučajevima kada se priključi bilo koji instrument na prototip sistema.

10.1. Simulacija dizajna Takođe, simulacija treba da analizira signale u testnim tačkama prilikom priključenja instrumenta. Prozor sa ispravnim podacima prikazuje i menja svoje vrednosti duž toka signala od memorijskog kontrolera do SDRAM pinova. Testne tačke bi po mogućstvu trebalo da budu što bliže pinovima prijemnika tako da instrument pokazuje signal koji će videti prijemnik. Ovo ponekad nije moguće pa je neophodno korišćenje raznih pomoćnih alata i uređaja kako bi se došlo do teško dostupnih signala.

10.2. Verifikacija dizajna Korišćenje novih DRAM osobina u dizajnu zahteva nove tehnike i metode dizajniranja, koje se prostiru od novih tehnika u simulaciji dizajna pa sve do novih BIOS-a. Za rezultat imamo da uvođenje DRAM dizajna zahteva kompletnu verifikaciju i testiranje, od konstrukcije ploče do rada softvera kako bi se osigurao pouzdan rad memorije. Pouzdanost proizvoda će trpeti ako memorijski sistem ima neredovne slučajne greške usled nepotpuno verifikovane implementacije dizajna.

10.3. Strategija verifikacije dizajna
Vrlo je važno imati strategiju za efektivno i brzo debagovanje problema prilikom dizajna u bilo kojoj njegovoj fazi implementacije. Kratko zahtevano vreme od razvoja do izbacivanja proizvoda na tržište zahteva jako rano planiranje verifikacije i debagovanja.

Ovakav jedan plan bi trebalo da identifikuje sledeće zahteve: koji su novi elementi u dizajnu, a koji stari i već korišćeni, šta treba izmeniti ili izbeći na osnovu pređašnjih iskustava, koji je potreban nivo testiranja i potvrde ispravnosti, i da li testiranje zahteva posebne načine rada ili šeme signala, koje su specijalne osobine u dizajnu neophodne, da li je simulacija analize uključila testiranje prototipa, da li je potreban poseban softver za rad hardvera, koji su uslovi okruženja potrebni, koju radnu vidljivost kola imamo kako bi lakše izvodili debagovanje, koji je zahtevani kontrolni tip testiranja, da li će testne tačke za potvrdu / debagovanje biti korišćene za testiranje proizvoda prilikom izrade.

Neke strategije verifikacije uključuju izgradlju validacionog prototipa sa raznim testnim tačkama za verifikaciju nove arhitekture sistema sa novim ASIC / FPGA. Najbolje bi bilo da validacioni prototip radi u punoj radnoj brzini za verifikaciju performansi i rada u stvarnim uslovima. Složeniji dizajni zahtevaju sveobuhvatniju vidljivost njihovog rada u realnom vremenu kako bi se problemi sa lakoćom mogli detektovati. Kada jednom prototip radi ispravno i kada je proces potvrđivanja takvog ispravnog rada okončan, uvodi se konačni prototip sa redukovanim brojem testnih tačaka.

10.4. Verifikacija SDRAM Verifikacija DRAM i tehnike testiranja zavise od toga šta se dizajnira. DRAM dizajni su podeljeni u sledeće tipove: IC memorijskih kontrolera za računare, memorijska IC, AMB IC, DIMM, matične ploče računara, i ugrađene sisteme.

10.4. Verifikacija SDRAM Svaki od ovih proizvoda zahteva drugačije strategije validacije, različite testove za potvrdu ispravnosti, kao i drugačiju test opremu. Verifikacija DRAM i tehnike testiranja zahtevaju širok opseg opreme za testiranje i merenja poput osciloskopa, logičkih analizatora, sondi, softvera za analizu. Test oprema treba da pruži slobodno testiranje, preciznu akviziciju podataka i kompletnu vidljivost sistema po pitanju električnih signala i slojeva protokola.

10.4. Verifikacija SDRAM Za povećanje brzine i lakoće verifikacije memorijskog sistema neophodno je posedovati i odgovarajuće kapacitete za testiranje i analizu. Zadaci verifikacije sa odgovarajućom test opremom:

10.4. Verifikacija SDRAM Monitoring računarskog ili ugrađenog sistema pomoću logičkog analizatora stvara moćno okruženje za razvoj verifikacije i debagovanja. Kompletna vidljivost sistema na displeju logičkog analizatora pruža kritičan uvid u rad sistema u realnom vremenu. Uz to, korišćenje integrisanih osciloskopa i sondi za testiranje omogućava kompletnu vidlji-vost dizajna u smislu softvera, protokola, digitalnih i analognih talasnih oblika, i sve to na jednom displeju.

11. Zaključak Sve više se shvata važnost uloge koju proizvođači PC-a imaju u ostvarivanju napretka u polju PC sistema. Na osnovu zahteva kupaca, proizvođači prave poboljšanja u pouzdanosti memorijskog sistema i performansama, konfiguraciji i ostalim faktorima. Timovi inženjera komuniciraju sa svim najvećim snabdevačima memorijskih komponenata i čipova, kako bi odredili prave prioritete u proizvodnji. Primer jednog ovakvog proizvođača je Dell, koji je član Joint Electronic Device Engineering Council (JEDEC), i redovno se sastaje sa ostalim članovima JEDEC-a, kao što su ADT i Rambus, kako bi se osigurala dostupnost svih tehnoloških poboljšanja kupcima.

Memorije mikroračunarskih sistema

Similar presentations

Presentation on theme: "Memorije mikroračunarskih sistema"— Presentation transcript:

Similar presentations

About project

Feedback

Log in

Auth with social network:

Memorije mikroračunarskih sistema

Similar presentations

Presentation on theme: "Memorije mikroračunarskih sistema"— Presentation transcript:

Similar presentations

About project

Feedback