1. Memory & Storage Architecture Lab. @ Seoul National University FRA: A Flash-aware Redundancy Array of Flash Storage Devices Proceedings of the 7th IEEE/ACM international conference on Hardware/software codesign and system synthesis. ACM, 2009. Authors: Yangsup Lee, Sanghyuk Jung, Yong Ho Song Presenter: Kijun Kim(kjkim@archi.snu.ac.kr)

2. Memory & Storage Architecture Lab. @ Seoul National University 논문 선정  Background  신뢰성이 하락하면서 spare 영역의 ECC 만으로 부족해지는 상황  Enterprise HIL SW 설계 중 RAID 관련 이슈 (Chip-Kill 대비 )  동기적 폴트 정복 (Program/Erase 는 BMS 로 해결, Read 에 대해 필요 )  Keywords  Flash / Parity / RAID / Redundancy / Reliability  Papers  Soraya Zertal, "A reliability enhancing mechanism for a large flash embedded satellite storage system." Systems, 2008 ICONS 08 Third International Conference on, 2008.  Lee, Yangsup, Sanghyuk Jung, and Yong Ho Song. "FRA: a flash-aware redundancy array of flash storage devices." Proceedings of the 7th IEEE/ACM international conference on Hardware/software codesign and system synthesis. ACM, 2009.  Im Soojun, and Dongkun Shin. "Flash-aware RAID techniques for dependable and high-performance flash memory SSD." Computers, IEEE Transactions, 2011.

3. Memory & Storage Architecture Lab. @ Seoul National University Key Idea  Delayed Parity Write  LPG(Logical Page Group) 그림 1. 기존의 RAID 5 그림 3. LP to LPG mapping 그림 2. Delayed Parity Write

4. Memory & Storage Architecture Lab. @ Seoul National University abcde fg Key Idea  Write and Delayed Parity Update  Dual Page Mapping Table  Lost Parity 그림 4. Delayed parity update 그림 5. Dual Page Mapping Table 0’ 0123P P’ PA LA P = 0 + 1 + 2 + 3P’ = 0’ + 1 + 2 + 3

5. Memory & Storage Architecture Lab. @ Seoul National University Conclusion  Evaluation  Pros  RAID5 보다 나은 성능 idle 구간 활용, parity write overhead 감춤 Delayed parity write 에 의한 parity write 수 감소  기존 구조 (Log Block Scheme) 에서 큰 변화 없이 적용 가능  Cons  Dual Page Mapping Table Page Mapping FTL 의 경우, 맵핑을 위해 필요한 공간이 두 배가 됨  Logical vs. Physical Parity Group  이 논문을 포함한 기존 논문들은 Logical Address 를 기준으로 Parity 그룹을 구성 LPG 내 페이지들은 다른 칩으로 향해야 함 - 논리주소와 물리주소 사이의 독립성이 떨어짐 새 Parity 생성을 위해 기존 data 읽기 필요 그림 6. Evaluation

6. Memory & Storage Architecture Lab. @ Seoul National University

7. Memory & Storage Architecture Lab. @ Seoul National University FTL Parity Generator L2P Chip 1 Chip 0 Parity Generator L2P Chip 1 Chip 0 write

8. Memory & Storage Architecture Lab. @ Seoul National University  Physical Address 기준 Parity 구성 Flush 할 때 그룹이 결정 복원을 위해 그룹 내 모든 페이지가 남아 있어야 함 - 즉, Invalid 페이지도 남아 있어야 복구가 가능하 므로, 그룹 내 모든 페이지가 invalid 하기 전에는 해당 그룹을 재활용할 수 없음  GC 단위가 커지 게 됨

9. Memory & Storage Architecture Lab. @ Seoul National University Parity Generator Logical Page Group Parity Generator Logical Page Group Physical Page Group Physical Page

10. Memory & Storage Architecture Lab. @ Seoul National University 03 1 2 Ch 0 Die x Ch 1 Die y Ch 2 Die x Ch 3 Die x LPG 내의 페이지들은 다른 칩으로 향해야 함

11. Memory & Storage Architecture Lab. @ Seoul National University