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Flip-Flop J-K. LATCH RS Flip-Flop J-K 1o. CASO => J = K = 0 => Q = Qn ; Q_inv = Qn_inv => MANTÉM Análise: LATCH RS R S.

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1 Flip-Flop J-K

2 LATCH RS

3 Flip-Flop J-K 1o. CASO => J = K = 0 => Q = Qn ; Q_inv = Qn_inv => MANTÉM Análise: LATCH RS R S

4 Flip-Flop J-K 2o. CASO => J = 0; K = 1 => Análise:

5 Flip-Flop J-K 2o. CASO => J = 0; K = 1 => Q = 0; Q_inv = 1 Análise: LATCH RS Se Q = 0 Q Q_inv R C S Se Q = 1 Q Q_inv R C S Vcc Q = 0 RESETRESET

6 Flip-Flop J-K 3o. CASO => J = 1; K = 0 => Q = 1; Q_inv = 0 Análise: LATCH RS Se Q = 0; Q_inv = 1 Q Q_inv R C S Q R C S Vcc Q = 1 Se Q = 1; Q_inv = 0 SETSET

7 Flip-Flop J-K 4o. CASO => J = 1; K = 1 => Q = (Qn); Análise: LATCH RS Se Q = 0; Q_inv = 1 Q Q_inv R C S Q R C S Vcc Q = 1 Q = 0 INVERTEINVERTE Se Q = 1; Q_inv = 0 Vcc

8 Flip-Flop J-K Q Q_inv J C K Símbolo CJKQn+1 0XXQn 1XX (Qn) Tabela de Transição

9 library IEEE; use ieee.std_logic_1164.all; use IEEE.std_logic_arith.all; entity ff_jk is port ( j, k, clock, reset_n : in std_logic; q, qinv : out std_logic ); end ff_jk; architecture comportamental of ff_jk is signal qaux : std_logic; begin process (j, k, clock, reset_n) begin if reset_n = '0' then q <= '0'; qinv <= '1'; elsif rising_edge (clock) then if j = '0' and k = '1' then q <= '0'; qaux <= '0'; qinv <= '1'; elsif j = '1' and k = '0' then q <= '1'; qaux <= '1'; qinv <= '0'; elsif j = '1' and k = '1' then q <= not qaux; qinv <= qaux; qaux <= not qaux; end if; end process; end comportamental; Descrição VHDL – Flip- Flop JK com reset assíncrono

10 Simulação Flip-Flop J-K Inverte saídas J = k = 1 Estado SET Estado RESET RESET Assíncrono

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12 Flip-Flop tipo T CTQn+1 0XQn 1X 0 1(Qn) Tabela de Transição T Símbolo Q Q_inv J C K Q T C T

13 library IEEE; use ieee.std_logic_1164.all; use IEEE.std_logic_arith.all; entity ff_t is port ( t, clock, reset_n : in std_logic; q, qinv : out std_logic ); end ff_t; architecture comportamental of ff_t is signal qaux : std_logic; begin process (t, clock, reset_n) begin if reset_n = '0' then q <= '0'; qinv <= '1'; qaux <= '0'; elsif rising_edge (clock) then if t= '1' then q <= not qaux; qaux <= not qaux; qinv <= qaux; end if; end process; end comportamental; Descrição VHDL – Flip- Flop T com reset assíncrono

14 Simulação Flip-Flop Tipo T

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